SU1341727A2 - Устройство цикловой синхронизации - Google Patents

Abstract

Изобретение относитс  к передаче данных и сокращает врем  установлени  1:щклово го фазировани . Устройство содержит регистр 1 сдвига, дешифраторы 2 и 3, элементы И 4,, блок 6 проверки чередовани  кодов, элементы НЕТ 7 и 15, накопители 8 и 9, элементы ИЛИ 10 и 14, распределитель 11 импульсов, блок 12 выделени  тактовой частоты, кодовый преобразователь 13, -одновйбратор 16. 1 ил. S (О to 14)

Description

Изобретение относитс  к передгше даннык и может быть использовано дл  обеспечени  циклового фазировани  синхронных систем св зи.

Цель изобретени  - сокращение времени установлени  циклового фазировани .

На чертеже приведена структурна 

электрическа  схема устройства цикло- 10 сигналы на выходе блока 6 проверки

вой синхронизации.

Устройство цикловой синхронизации содержит регистр 1 сдвига, первьй и второй дешифраторы 2 и 3, первый и второй элементы И 4 и 5, блок 6 про- верки чередовани  кодов, первый элемент НЕТ 7, первый накопитель 8, второй накопитель 9, первый элемент ИЛИ 10, распределитель 11 импульсов, блок 12 выделени  тактовой частоты, коде- вый преобразователь 13,. второй элемент ИЛИ 14, второй элемент НЕТ 15, одновибратор 16, третий элемент И 17.

Устройство цикловой синхронизации работает следующим образом.

Групповой цифровой сигнал (непре- рьшна  последовательность бинарных единиц и нулей) поступает на вход регистра 1 сдвига, кодового преобразовател  13 и блока 12 выделени  так- 30 ступают на первьй вход первого элетовой частоты, который осуа ествл ет выделение из группового сигнала тактовой частоты (частоты телеграфировани ) , котора  необходима дл  работы распределител  11 импульсов.

Поступающий групповой сигнал продвигаетс  по р дам регистра 1 сдвига С выхода регистра 1 сдвига комбина- ид1и принимаемых элементов сообщени  (посьшок) в параллельном коде поступают на входы первого и второго дешифраторов 2 и 3. Кажда  комбинаци  сигналов на входах первого и второго дешифраторов 2 и 3, аналогична  одной из фазирующих комбинаций, вызывают формирование сигнала на выходе соответствующего дешифратора 2 или 3

Если устройство находитс  в состо нии :синхронизма, отдельные сигналы с выходов первого и второго дешифраторов 2 и 3 совпадают по времени с тактовым сигналом распределител  11 импульсов, поступающим один раз за цикл с певрого выхода распределител  11.импульсов. При этом на выходах соответствующих элементов И 4 и 5 попеременно (через один цикл по вл ютс  сигналы,соответствуюище по времени моменту опознавани  фазирующих комбинаций. Блок проверки чередовани  кодов осуществл ет провер- ку чередовани  поступающих на его входы сигналов. Сигнал на выходе блока проверки чередовани  кодов по вл етс  только при чередовании сигналов на его выходах.

Так как в случае синфазной работы

чередовани  кодов присутствуют в каждом цикле, а сигналы на выходе первого элемента НЕ 7 отсутствуют , то второй накопитель 9 зар жен и на его выходе имеетс  сигнал синфазной работы. Этот сигнал разрешает декодирование информации, поступающей на первый вход кодового преобразовател  13, и ее выдачу на выход.устройства, разрешает работу первого накопител  8 (переводит его в режим готовности к поддержанию синфазной- работы, т.е. разрешает зар д первого накопител  8) и запрещает прохождение сигналов с выхода второго элемента ИЛИ 14 на вход одновиб- ратора 16.

Кроме того, сигналы с выхода блока 6 проверки чередовани  кодов помента ИЛИ 10. Выходные сигналы с выхода первого элемента.ИЛИ 10 осуществл ет запуск . pacпpeдeJ итeл  11 импульсов , которью управл ет записью и деg формированием информации в кодовом преобразователе 13.

Таким образом, запуск распределител  11 импульсов осуществл етс  один раз в начале цикла принимаемого

0 на выходе группового сигнала в одни и те же моменты времени, т.е.. устройство находитс  в состо нии синфазное работы.

Ложные синхрогруппы, аналогичные

5 фазирующим комбинаци м и выделенные первым н вторым дешифраторами 2 и 3 из группового сигнала, вследствие случайного сочетани  нулей и единиц информации в групповом сигнале не совпадают по времени с сигналом, формируемым на первом выходе распределител  11 импульсов один, раз за цикл, а следовательно, не проход т через первые и вторые .элементы И 4 и 5 и не участв Лот в работе блока 6 проверки чередовани  кодов.

При кратковременных .искажени х фазирующих комбинаций (например, из- за воздействи  помех или при сбо х

0

5

3

синхронизации в системах более высокого пор дка) сигнал на выходе блока 6 проверки чередовани  кодов временно отсутствует. В этом первый элемент НЕТ 7 оказываетс  открытым и сигнал с первого выхода распределител  II импульсов, формируемый в конце цикла работы распределител  I импульсов (фактически при его ос- тановке), поступает через первый элемент НЕТ 7 на вторые выходы первого и второго накопителей 8 и 9, Этот сигнал сбрасывает счетную схему второго накопител  9 в нулевое состо - ние. Уровень сигнала синфазной работы на его выходе остаетс , так как его сброс осуществл етс  лишь при поступлении сигнала сброса с первого выхода первого накопител  8,

Так как на выходе второго накопител  9 присутствует сигнал, разрешающий работу первого накопител  8, то сигнал с выхода первего элемента НЕТ 7 проходит через первый накопи- таль В на автозапуск, одновременно зар жа  первьш накопитель 8 не одну единицу. Этот сигнал, проход  через первый элемент ИЛИ 10,запускает распределитель 1 1 импульсов на следую- щий цикл работы.

Таким образом, запуск распределител  11 импульсов происходит в тот же момент времени, что и при наличии фазирующих комбинаций. Поэтому нарушение синхронизма не происходит и устройство продолжает работу в состо нии поддержани  синхронизма. Кроме того, сигнал автозапуска с второго выхода первого накопител  поступа ет на третий вход кодового преобразовател  13.

В зависимости от режима работы кодового преобразовател  13 сигнал автозапуска либо не оказывает вли ни на его работу, либо (режим повьшен- ной достоверности) запрещает детектирование и выдачу информации на выход устройства.

В случае отсутстви  фазирующих комбинаций в следующих циклах работа продолжаетс  аналогичным образом до тех пор, пока первый накопитель 8 не окажетс  зар женным. По вление до этого момента времени сигнала на выходе блока 6 проверки чередовани  кодов (т.е. обнаружение фазирующих комбинаций на прежних време.нных позици х ) приводит к сбросу ранее за

5 0

5 о

д

g

5

727

р женного первого накопител  8 в нулевое состо ние. Этот же сигнал через первьш элемент ИЛИ 10 проходит на первый вход распределител  11 импульсов , запуска  его. Таким образом, устройство вновь переходит в режим синфазной работы.

При отсутствии сигналов на выходе блока 6 проверки чередовани  кодов в I подр д следующих циклах (где I - коэффициент накоплени  первого накопител  8), т.е. при зар де первого накопител  8, на его первом выходе формируетс  импульс сброса, которьм переводит второй накопитель 9 в нулевое состо ние. В результате на выходе второго накопител  9 по вл етс  нулевой уровень, а следовательно , кодовый преобразователь 13 прекращает декодирование информации и ее выдачу на выход устройства. Кроме того, отсутствие сигнала на выходе второго накопител  9 выводит первый накопитель 8 из состо ни  готовности к поддержанию синфазной работы и разрешает прохождение сигналов через второй элемент НЕТ 15.

В режиме поиска синхронизма работа устройства осуществл етс  следующим образом.

Вследствие остановки распредели- , тел  11 импульсов на его первом выходе присутствует уровень напр жени , разрешающий прохождение сигналов через первый и второй элементы И 4 и 5. Поэтому при вьщелении первым или вторым дешифратором 2 или 3 из состава принимаемых элементов сообщени  одной из комбинаций, аналогичных фази- . рующим, на выходе второго элемента ИЛИ 14 формируетс  сигнал, поступающий на первьш вход второго элемента НЕТ 15.

Вследствие отсутстви  сигнала синфазной работы на выходе второго накопител  9, второй элемент НЕТ 15 оказываетс  открытым и сигнал с его выхода поступает на второй вход третьего элемента И 17 и на вход одно- вибратора 16. Так как одновибратор 16, формирующий при его запуске сигнал напр жени  логического нул , срабатывает с некоторой задержкой, сигнал с выхода второго элемента НЕТ 13 проходит через третий элемент И 17 на его выход и поступает на третий вход первого элемента ИЛИ 10. Вследствие этого происходит пробный

запуск распределител  11 импульсов. Одновременно сигнал об обнаружении комбинации, аналогичной фазирующей, с выхода одного из элементов И 4 или 5 поступает на соответствующий вход блока 6 проверки чередовани  кодов. Пробньм запуск распределител  1 i им-пульсов приводит к тому, что сигнал на его первом выходе смен етс  нулевым уровнем, который сохран - ,етс  до момента времени, соответствующего остановке распределител  11 импульсов (т.е. в течение одного цикла работы). Поэтому элементы И 4 и 5 оказьшаютс  закрытыми. Выделение дешифраторами 2 и 3 комбинаций, аналогичных фазирующим и расположенных во времени внутри цикла работы кодового преобразовател  13, не оказывает -вли ни  на работу блока проверки чередовани  кодов.

134J727

Процесс работы продолжаетс  аналогично , вплоть до по влени  сигнала на выходе второго накопител ,

,- свидетельствующего о вхождении аппа- 5

ратуры в синхронизм и закрывающего

второй элемент НЕТ 15.

10

20

30

40

Пусть, например, пробный запуск распределител  1 1 импульсов проводит- , с  сигналом с выхода второго дешифратора 3 через второй элемент И 5, второй элемент ИЛИ 14, третий элемент И 17, первый элемент ИЛИ 10. Спуст  врем , равное длительности цикла принимаемых элементов сообщени , распределитель 11 импульсов возвращаетс  в.исходное состо ние и на его первом выходе по вл етс  уровень напр жени , разрешающий прохождение сигналов через первый и второй элементы И 4 и 5.

Если в этот момент времени комбинаци , аналогична  фазирующей, выдел етс  первым дешифратором 2 (т.е. происходит смена фазирующей комбинации ) , срабатывает блок б проверки чередовани  кодов, вследствие чего на его выходе формируетс  сигнал, запускающий распределитель 11 импульсов дл  работы на прежних временных позици х и записьшающий единицу во второй накопитель 9. В следующем цикле работы в момент формировани  разрушающего сигнала на выходе распределител  11 импульсов формируетс  50 сигнал на выходе второго дешифратора 3 (т.е. вновь происходит смена фазирующей комбинации). Вновь срабатывает блок 6 проверки чередовани  кодов, вследствие чего запуск рас- 55 пределител  11 импульсов осуществл етс  на прежних временных позици х, а во второй накопитель 9 записьшает- с  втора  единица.

В случае, если пробный запуск распределител  11 импульсов осуществлен случайно комбинацией, аналогичной фазирующей, в следующем цикле принимаемых элементов сообщени  на прежних временных позици х располо- 15 жена друга  комбинаци , отлична  от фазирующей, вследствие чего вторичный пробный запуск распределител  11 импульсов через второй элемент ИЛИ 14, второй элемент НЕТ 15, третий элемент ИЛИ 10 на прежних временных позици х не происходит и устройство продолжает находитс  в состо нии по- . иска комбинации, аналогичной фазирующей .

В случае многократного циклического повторени  одной и той же информации в нескольких циклах подр д и при первоначальном пробном запуске распределител  от случайной комбинации , аналогичной фазирующей, эта же комбинаци  вновь выдел етс  тем же дешифратором (например, вторым) на прежних временных позици х спуст  цикл работы распределител  11 импуль- 35 сов. Однако вторичный пробньш. запуск распределител  11 импульсов на прежних временных позици х в этом случае не происходит, так как сигнал с выхода одн овибратора 16 запрещает прохождение сигналов пробного запуска через третий элемент И 17 по его первому входу (длительность запрещающего сигнала на выходе одновибратора 16 равна сумме длительности принимаемого цикла сообш;ений и длительности одного элемента сообщени ).

&:

Claims (1)

1. Формула изобретени 

   Устройство цикловой синхронизации по авТ. св. № 1259504, о т л и ч а ю- ы; е е с   тем, что, с целью сокращени  времени установлени  циклового фазировани , введены последовательно соединённые второй элемент ИЛИ, второй элемент НЕТ, одновибратор и третий элемент И, выход которого подключен к третьему входу первого элемента ИЛИ, а к второму входу третьеФормула изобретени 

   Устройство цикловой синхронизации по авТ. св. № 1259504, о т л и ч а ю- ы; е е с   тем, что, с целью сокращени  времени установлени  циклового фазировани , введены последовательно соединённые второй элемент ИЛИ, второй элемент НЕТ, одновибратор и третий элемент И, выход которого подключен к третьему входу первого элемента ИЛИ, а к второму входу третье71341727

   го элемента И подключен выход второго тел , при этом выходы первого и вто- элемента НЕТ, к второму входу кото- рого элементов И подключены к входам рого подключен выход второго накопи- второго элемента ИЛИ.