SU1316089A1 - Аналого-цифровой преобразователь - Google Patents

Description

11

Изобретение относитс  к автоматик и информационно-кзмерительной технике и может быть использовано в системах сбора аналоговой информации, предназначенных дл  автоматизации технологических процессов и научных исследований.

Цель изобретени  - повышение точности преобразовани  и расширение области применени  за счет возможности преобразовани  разнопол рных быстро- измен ющихс  сигналов.

На фиг.1 гтриведена функциональна  схема аналого-цифрового преобразовател ; на фиг.2 - функциональна  схем блока формировани  эталонного сигнала; на фиг.З - функциональна  схем блока адресного выбора канала преобразовани  ; на фиг,4 - функциональна  схема блока управлени .

Аналого-цифровой преобразователь (фиг.1) содержит п блоков 1.1-l.n выборки хранени , п блоков 2.1-2.П формировани , эталонного сигнала, п ключей 3.1-З.п и дополнительных ключей 4.1-Д.п, интегратор 5, компаратор 6, источник 7 опорного напр жени , блок 8 адресного выбора канала преобразовани , блок 9 управлени 

Блок 2 формировани  эталонного сигнала (фиг.2) вьтолнен на двух зар дных ключах 10,1 и 10.2, четырех ключах 11.1-11.4 выбора пол рности, Аналоговом запоминающем элементе, выполненном в виде конденсатора. 12,

Блок 8 адресного выбора канала преобразовани  (фиг.З) выполнен на трех блоках 13-15 элементов И, распределителе 16 импульсов.

Блок 9 управлени  (фиг,4) выполнен на инверторе 17, семи элементах И 18-24, двух формировател х 25 и 26 импульсов, двух элементах ИЛИ 27 и 28, генераторе 29 тактовых импульсов , делителе 30 частоты, четьфех триггерах 31-34,

Аналого-цифровой преобразователь работает следующим образом.

Возможны два режима работы аналого-цифрового преобразовател : преобразование п независимых входных сигналов и преобразование одного сигнала .

Рассмотрим первый режим. Основным недостатком интегрирующих А1Щ  вл етс  ограниченное быстродействие, в результате чего накладываютс  ограничени  как на число независимьпс преобразуемых сигналов, так и на ско60892

рость изменени  этих сигналов. Применение схем выборки-хранени  частично устран ет это ограничение. Однако при большом числе входных кана5 лов начинает сказыватьс  разр д запоминающих емкостей в режиме хранени , что естественно приводит к погрешности аналого-цифрового преобразовани  ,

o Устранить указанные ограничени  позвол ет введение дополнительной запоминающей емкости с соответствующими ключами дл  каждого из п каналов преобразовани . В начале преобразо5 вани  триггеры 31-34 и делитель 30 частоты блока 9 управлени  устанавливаютс  в нулевое состо ние. Импульсы с генератора 29 через элемент И 22 и элемент ИЛИ 28 поступают на рас0 пределитель 16 импульсов блока 8, а импульсы распределител  16 - на входы блоков 1 и первые управл ющие входы блоков 2 всех каналов,

В результате блоки 1 зар жаютс 

5 входньп и сигналами до величины Ugy, ,2, ...,п а конденсаторы 12 - до величины U, где Ug - напр жение источника 7. После опроса всех каналов последний импульс

30 распределител  16 через элемент И 24 переключает триггер 33 в единичное состо ние, элемент И 22 закрываетс , триггер 34 также переходит в 1,а АЦП - в режим преобразовани  входного

35 сигнала. Так как распределитель 16 имеет Кольцевую структуру, он автоматически возвращаетс  на первую позицию . При этом скорость опроса каналов не меньше 1/(Т ), где T, 40 врем  интегрировани ; ацс максимальна  длительность выходного импульса преобразовател , соответствующа  максимальному значению входного сигнала.

45 Элемент И 21 открыт сигналом с единичного выхода триггера 33, и на делитель 30 частоты, коэффициент делени  которого определ ет врем  интегрировани  Т, поступают импульсы

0 генератора 29, Первый импульс с элемента И 21 устанавливает триггер 32 . в единичное состо ние, которое сохран етс  до по влени  выходного импульса делител  30 частоты. Импульс с

55 первой позиции распределител  16 открывает первый из элементов И блока 15, замыклг тс  ключ 3.1, напр жение, хран п;еес  в блоке 1.1, поступает на интегратор 3. Значение напр жетом возможных утечек,равно

-t/Tp.

1 Уче

- где Т

и.,, е

flJ ч

,2,

п

. pi - посто нна  разр дка емкост в блоке 1.1 1-го канала. При отрицательном выходном сигнале интегратора 5 напр жение на выходе компаратора 6 имеет уровень логической 1, при положительном - уровень логического О. В первом случае сигнал с выхода компаратора 6 подаетс  непосредственно на первый вход элемента И 18, во втором - через инвертор 17 на первый вход элемента И 19. После окончани  Т выходным сигналом делител  30 частоты триггер 32 устанавливаетс  в О, а триггер 31 - в 1 при этом соответствующий высокий потенциал подаетс  на вторые входы элементов 18 и 19, а также на вход элемента И 20, одновременно с этим закрываетс  элемент И 21, один из входов которого соединен с нулевым вы- ходом триггера 31. В результате высокий потенциал по вл етс  в зависимости от пол рности входного сигнала на выходе либо элемента 18, либо элемента 19, при этом открываютс  соответ- ствующие пары ключей 11 выбора пол рности напр жени  с выхода соответствующего блока 1 .

Переключение триггера 31 в 1 открывает вентиль 20, через который проход т импульсы генервтора 29 тактовых импульсов, одновременно включаетс  соответствующий вентиль из группы 14, который замыкает определенный ключ 4. В результате к входу интегратора 5 подключаетс  конденсатор 12, и на входе интегратора 5 действует напр жение

и; Uoe

-t/T

Ро

1 1,2п.

Согласно известным соотношени м, описьшающим работу двухтактного интегрирующего врем импульсного преобразовател , длительность выходного импульса определ етс  -ТИ/ТР,

К У

Ur

Т

и

-ГГ,+7)/Тро5

К const

условии,

oi ,

что

т,

р;

+ г «

Ди т. +Г ,

к Гт- - )

и,

(1)

ро

Uo

Т„ е

.

PCI

И

учитыва , что Т Т

poi

- К-Т

- и-и;

5 „

Таким образом, в идеальном .случае утечка конденсаторов в блоках 1 не сказываетс  на точности измерени . В реальных услови х Т р; Тр,- полной компенсации не достигаетс , однако ошибка из-за утечки конденсаторов в блоках 1 может быть уменьшена. Из соотношени  (1) показатель экспоненты может быть представлен как

- Т т и р

,-)/т

(TI,T poi

р;

РО

так как t « Т

5 тогда (Т ро; - Тр,- )/Тр, Т

чину Тр;Тр,.

/(т

POi

poi ВелиPOi

- Т,

ЭКВ

0

5 „

5

0

5

0

5

можно рассматривать как эквивалентную посто нную времени конденсаторов в блоках. Нетрудно видеть, что .

Поскольку погрешность запоминани  определ етс  посто нной разр да запоминающей емкости, увеличение этой посто нной снижает соответствующий уровень погрешности. Когда напр жение на выходе компаратора 6 становитс  равным нулю, закрываетс  один из элементов 18 или 19, происходит срабатывание по заднему фронту одного из формирователей 26 или 25. Выходной импульс формировател  26 (25) через элемент ИЛИ 27 поступает на R-вход триггера 31, который переключаетс  в состо ние О, элемент И 20 закрываетс . Число импульсов, прошедшее через этот вентиль, пропорционально измер емому сигналу 1-го канала. Перепад напр жений, возникший при переключении триггера 31, через элемент ИЛИ 28 переключает распределитель 16 на одну позицию и начинаетс  преобразование сигнала следующего канала. После опроса всех 12 каналов импульс с последней  чейки распределител  через элемент И 23 переключает триггеры 33 и 34 в нулевое состо ние, одновременно закрываетс  элемент И 21. Таким образом, вс  схема возвращаетс  в исходное cocTOHHiie.

В режиме преобразовани  одного сигнала все ходы аналоговых сигналов объедин ютс  и подключаютс  к источнику преобразуемого сигнала. Преобразователь работает аналогично предыдущему режиму.

Claims (4)

1. Аналого-цифровой преобразователь , содержащий п ключей, где п число входных преобразуемых сигналов, выходы которых объединены, а управл ющие входы подключены к соответствующим первым выходам блока адресного блока выбора канала преобразовани , первый вход которого подключен к первому выходу блока управлени , первый вход которого подключен к выходу компаратора, два дополнительных ключа, выходы которых объединены, а управл ющие входы подключены к соответствующим вторым выходам блока адресного выбора канала преобразовани , отличающийс  тем, что, с целью повышени  точности преобразовани  и расширени  области применени  за счет возможности преобразовани  разнопол рных быстроизмен ющихс  сигналов , введены источник опорного напр жени , п 2 дополнительных ключей, интегратор, п блоков формировани  эталонных сигналов, п блоков выборки- хранени , аналоговые входы которых  вл ютс  входными щинами соответствующих каналов преобразовани , выходы подключены к аналоговым входам соответствующих п ключей, управл ющие входы объединены с первыми управл ющими входами соответствующих п блоков формировани  эталонных сигналов и подключены к соответствующим третьим выходам блока адресного выбора канала преобразовани , соответствующие вторые выходы которого подключены к соответствующим управл ющим входам п-2 дополнительных ключей, четвертый выход подключен к второму входу блока управлени , выходы с второго по четвертый которого подключены соответственно к входам с второго по четвер тый блока адресного выбора канала преобразовани , п тый выход  вл етс  выходной шиной, а щестой и седьмой выходы подключены соответственно к вторым и третьим управл ющим входам - п блоков формировани  эталонных сигналов , первые аналоговые входы которых объединены н подключены к первому выходу источника опорного напр жени , вторые аналоговые входы объединены и подключены к второму выходу источника опорного напр жени , выходы подключены к аналоговым входам соответствующих п дополнительных ключей, выходы п-2 из которых объединены с выходом первого дополнительного ключа и подключены к первому входу интегратора, к второму входу которого подключен выход первого из

JO

п ключей, выход интегратора подключен к первому входу компаратора, второй вход которого подключен к шине нулевого потенциала.

2.Преобразователь по п.1, о т - личающийс  тем, что блок формировани  эталонного сигнала выполнен на первом и втором зар дных ключах, первом, втором, третьем и четвертом ключах выбора пол рности, аналоговом запоминающем элементе, выполненном в виде конденсатора, первый вывод которого объединен с выходом первого и аналоговым входом четf5 вертого ключей выбора пол рности и подключен к выходу первого зар дного ключа, второй вывод конденсатора объединен с выходом второго и аналоговым входом третьего ключей выбора пол р20 ности и подключен к выходу второго зар дного ключа, управл ющий вход которого объединен с управл ющим входом первого зар дного ключа и  вл етс  первым управл ющим входом блока

25 формировани  эталонного сигнала, аналоговые входы первого и второго зар дных ключей  вл ютс  соответственно первым и вторым аналоговыми входами блока формировани  эталонного сигна30 ла, при этом аналоговые входы первого и второго ключей выбора пол рности объединены и подключены к шине нулевого потенциала, выходы третьего и четвертого ключей выбора пол рности объединены и  вл ютс  выходом блока формировани  эталонного сигнала, управл ющие входы первого и третьего ключей выбора пол рности объединены и  вл ютс  вторым управл ющим входом блока формировани  эталонного сигнала , а управл ющие входы второго и четвертого ключей выбора пол рности объединены и  вл ютс  третьим управл ющим входом блока формировани  эта45 лонного сигнала.

3.Преобразователь по п.1, о т - личающийс  тем, что блок адресного выбора канала преобразовани  выполнен на первом, втором и тре5Q тьем блоках элементов И и распределителе импульсов, вход которого  в- - л етс  первым входом блока адресного выбора канала преобразовани , п выходов подключены к соответствующим

55 входам первых групп входов первого, второго и третьего блоков элементов И,выходы которых  вл ютс  соответствующими первыми, вторыми и третьими выходами блока адресного выбора кана3540

JO

15

ла преобразовани , входы вторых групп входов объединены соответственно в пе.рвом, втором и третьем блоках элементов И и  вл ютс  соответственно вторым, четвертым и третьим входами блока адресного вьШора канала преобразовани , при этом п+1 выход распределител  импульсов  вл етс  четвертым выходом блока адресного выбора канала преобразовани .

4. Преобразователь по п.1, отличающийс  тем, что блок управлени  выполнен на генераторе тактовых импульсов, семи элементах И, двух формировател х импульсов, двух элементах ИЛИ, делителе частоты, четырех триггерах, инверторе, вход которого объединен с первым входом первого элемента И и йвл етс  первым входом блока управлени , а выход под-20 ключей к первому входу второго элемента И, выход которого  вл етс  седьмым выходом блока управлени  и подключен к входу первого формировател  импульсов, выход которого подключен к первому входу первого элемента ИЛИ, выход которого подключен к входу установки в нулевое состо ние первого триггера, второй вход подключен к выходу второго формировател  30 импульсов, вход которого подключен к выходу первого элемента И и  вл етс  шестым выходом блока управлени , второй вход первого элемента И объединен

та И, первым входом второго элемента ИЛИ, первым входом третьего элемента И, подключен к пр мому выходу первого триггера и  вл етс  четвертым выходом блока управлени , инверсный выход 40

25

первого триггера подключен к первому входу четвертого элемента И, тактовый вход  вл етс  третьим выходом блока управлени  и подключен к пр мому выходу второго триггера, вход установки в нулевое состо ние которого подключен к выходу делител  частоты, а вход установки в единичное состо ние объединен с входом делител  частоты и подключен к выходу четвертого элемента И, второй вход которого объединен с вторым входом третьего элемента И, выход которого  вл етс  п тым выходом блока управлени , с пер- тым входом п того элемента И и подключен к выходу генератора тактовых импульсов, третий вход четвертого элемента И подключен к пр мому выходу третьего триггера, вход установки в нулевое состо ние которого объединен с входом установки в нулевое состо ние четвертого триггера и подключен к выходу шестого элемента И, первый вход которого объединен с первым входом седьмого элемента И и  вл етс  вторым входом блока управлени , второй вход подключен к пр мому выходу четвертого триггера, инверсный выход которого подключен к второму входу седьмого элемента И, выход которого подключен к входу установки в единичное состо ние третьего триггера, инверсный выход которого  вл етс  вторым выходом блока управлени  и под- с вторым входом второго элемен- 35 ключен к тактовому входу четвертого

триггера и второму входу п того элемента И, выход которого подключен к второму входу второго элемента ИЛИ, выход которого  вл етс  первым выходом блока управлени .

5

0 0

5

первого триггера подключен к первому входу четвертого элемента И, тактовый вход  вл етс  третьим выходом блока управлени  и подключен к пр мому выходу второго триггера, вход установки в нулевое состо ние которого подключен к выходу делител  частоты, а вход установки в единичное состо ние объединен с входом делител  частоты и подключен к выходу четвертого элемента И, второй вход которого объединен с вторым входом третьего элемента И, выход которого  вл етс  п тым выходом блока управлени , с пер- тым входом п того элемента И и подключен к выходу генератора тактовых импульсов, третий вход четвертого элемента И подключен к пр мому выходу третьего триггера, вход установки в нулевое состо ние которого объединен с входом установки в нулевое состо ние четвертого триггера и подключен к выходу шестого элемента И, первый вход которого объединен с первым входом седьмого элемента И и  вл етс  вторым входом блока управлени , второй вход подключен к пр мому выходу четвертого триггера, инверсный выход которого подключен к второму входу седьмого элемента И, выход которого подключен к входу установки в единичное состо ние третьего триггера, инверсный выход которого  вл етс  вто (риг. 2

/j

&

&

W

(риг. 5

/«

fS

в

&

Ь

&

&

&

&