SU1302329A1 - Запоминающее устройство с самоконтролем - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, в частности к запоминающим устройствам. Целью изобретени   вл етс  повышение достоверности контрол  и увеличение информационной емкости устройства. Устройство содержит блок 1 модульной пам ти , содержащий, например, щесть инфор15- 1 Р .ж мационных шестиразр дных модулей 2 пам ти с входами 6 и выходами 10 и три контрольных модул  2 пам ти с входами 7-9 и выходами 11 -13 и число разр дов, равным шести, трем и трем битам соответственно , группы 14 и 15 формирователей четности, группы 16-19 блоков свертки по нечетному модулю, блок 20 коррекции ошибок , мультиплексор 21, блоки 22, 23, 26 поразр дного сравнени , блоки 24, 25 сравнени  кодов, блоки 27, 28 локализации ошибок , элементы НЕ 29, коммутатор 30, элементы ИЛИ 31, 32 и элемент ИЛИ-И 33. Устройство обеспечивает обнаружение однонаправленных ошибок в двух модул х 2 пам ти и исправление однонаправленных ошибок в одном модуле 2 пам ти при увеличении разр дности слова в два раза. Блоки 27 и 28 вырабатывают коды номеров отказавших модулей 2 пам ти. 5 ил. с S (Л со о ьо СлЭ ю со

Description

Изобретение относитс  к вычислительной технике, а именно к запоминающим устройствам со средствами самоконтрол , и может быть использовано дл  обнаружени  однонаправленных ошибок в двух модул х пам ти и исправлени  однонаправленных ошибок в одном модуле пам ти.

Цель изобретени  - повышение достоверности контрол  и увеличение информационной емкости устройства.

На фиг.1 представлена функциональна  схема устройства; на фиг.2-5 - структурные схемы наиболее предпочтительных вариантов выполнени  соответственно группы формирователей четности, блока коррекции ошибок, первой (второй) группы и третьей (четвертой) группы блоков свертки по нечетному модулю.

Устройство содержит (фиг. 1) блок 1 модульной пам ти, состо щий из модулей 2 пам ти , имеющий входы 3 адреса, вход 4 записи-считывани , вход 5 обращени , информационные входы 6, группы с первой по третью контрольных входов 7-9, информационные выходы 10 и группы с первой по третью контрольных выходов 11 -13, первую и вторую группы 14 и 15 формирователей четности , группы 16-19 с первой по четвертую блоков свертки по нечетному модулю, блок 20 коррекции ошибок, мультиплексор 21, блок 22 поразр дного сравнени , первый блок 23 сравнени , первый и второй блоки 24 и 25 сравнени  кодов, второй блок 26 сравнени , первый и второй блоки 27 и 28 локализаии ошибок, элементы НЕ 29, коммутатор 30, первый 31 и второй 32 элементы ИЛИ и элемент ИЛИ-И 33.

На фиг.1 обозначены информационные выходы 34 и контрольные выходы 35-37 устройства .

На фиг.2 показаны формирователи 38- 43 четности и принцип их подключени  к входам 6.1-6.36 1 модульной пам ти.

Блок 20 коррекции ошибок содержит (фиг.З) формирователи 44-79 четности.

На фиг.4 показан принцип разбиени  информационных разр дов на модули и подключени  информационных входов 6.1-6.36 к блокам 80-82 свертки по нечетному модулю первой группы 16.

Аналогично подключаютс  выходы 10.1 - 10.36 к второй группе 17 блоков свертки по нечетному модулю. На фиг.5 показан принцип подключени  входов 6.1-6.36 к блокам 83-85 свертки по нечетному модулю третьей группы 18. Аналогично подключаютс  выходы 10.1 -10.36 к входам второй группы 19 блоков свертки по нечетному модулю. Блоки 27 и 28 локализации ошибок могут быть выполнены, например, в виде ПЗУ с адресной выборкой.

Блок 1 модульной пам ти может содержать , например, шесть шестиразр дных информационных модулей 2 пам ти и три контрольных модул  2 пам ти, имеющие раз

5

0

5

0

0

5

0

5

р дность соответственно шесть, три и три бита.

Устройство работает следующим образом.

В режиме записи на входы 3 поступают коды адресов  чеек пам ти, в которые необходимо записать информацию, поступающую по входам 6. На вход 4 подают сигнал управлени  записью, например лог.О, а на вход 5 обращени  - сигнал выборки , например лог.О, длительность которого превосходит задержки в блоке 1 и блоках 14, 16 и 18, в которых происходит выработка трех групп контрольных разр дов, записывающихс  по входам 7-9 в блок 1 в режиме записи в каждую  чейку.

В режиме считывани  на входы 3 поступают коды адресов  чеек, информацию из которых необходимо считать. На входе 4 устанавливают код операции считывани , например лог.1. На вход 5 подают сигнал обращени , например лог.О, длительность которого должна быть больше времени выборки из блока 1 и задержек в блоках декодировани . Считанна  информаци  по выходам 10 поступает через блок 20 на выход 34 устройства и на входы блоков 15, 17 и 19, в которых образуютс  три группы контрольных разр дов так же, как и при записи. В блоках 22, 23 и 26 происход т сравнени  полученных контрольных разр дов с теми, которые хранились в блоке 1 и считываютс  по выходам 11 -13.

В зависимости от результатов сравнени  возможны следующие варианты продолжени  работы устройства:

На выходах всех блоков 22, 23 и 26 нули, что означает, что ошибок нет и информацию с выходов 34 можно использовать. На выходе 36 элемента ИЛИ 32 будет присутствовать лог.О.

На выходе одного или нескольких блоков 22, 23 и 26 имеютс  единичные сигналы-индикаторы наличи  ощибок. В этом случае на выходе 36 будет единичный сигнал , который свидетельствует о том, что считанную информацию использовать нельз , пока не будет вы снен характер ощибок .

Если имеютс  единичные сигналы на выходе всех блоков 22, 23 и 26, это означает отказ в информационных разр дах, и через некоторое врем  на выходе блоков 27 и 28 будет выработан номер отказавшего модул  2 пам ти. После этого на выходе элемента 37 по витс  единичный сигнал , что означает, что произошел отказ в информационных разр дах блока 1. Если через врем , необходимое дл  срабатывани  блоков 27 и 28, а также элемента ИЛИ-И 33, единичного сигнала на выходе 37 нет, то это означает, что произошел отказ в контрольных разр дах блока 1 в одной или двух группах одновременно. В этом случае информаци  с выходов 34 можт быть использована .

В том случае, когда первоначально на выходе 36, а затем и на выходе 37 по вл етс  единичный сигнал (признак отказа в информационных разр дах) возможны две ситуации.

Если произошел отказ в одном модуле 2 пам ти - в этом случае в блоках 24 и 25 произойдет сравнени  кодов, записанных в блоках 27 и 28, и через элемент ИЛИ 31 будет послан сигнал на выход 35, который означает, что имеет место исправл ема  ошибка. Номера отказавших разр дов блока 1 поступают на мультиплексор 21 из блока 22, а номер отказавшего модул  2 пам ти через коммутатор 30 поступает на другие входы мультиплексора 21, вследствие чего в нужных разр дах произойдет в блоке 20 инвертирование считанной информации, и ее можно использовать.

Если произошли отказы в двух модул х 2 пам ти, тогда в блоках 24 и 25 не произойдет совпадени  и на входе 35 не по витс  стробирующий сигна.т, показывающий одновременно , что информацию использовать нельз .

Claims (1)

1. Формула изобретени 

   Запоминающее устройство с самоконтролем , содержащее группы формирователей четности, группы блоков свертки по нечетному модулю, блок коррекции ойлибок, мультиплексор , блок поразр дного сравнени , блоки сравнени , первый блок локализации ошибок и блок модульной пам ти, информационные входы которого соединены с входами формирователей четности первой группы и блоков свертки по нечетному модулю первой группы, выходы которых подключены соответственно к контрольным входам первой и второй групп блока модульной пам ти, информационные выходы которого соединень с одними из входов блока коррекции ошибок , входами блоков свертки по нечетному модулю второй группы и входами формирователей четности второй группы, выходы которых подключены к одним из входов блока поразр дного сравнени , другие входы которого соединены с контрольными выходами первой группы блока модульной пам ти, контрольные выходы второй группы которого подключены к одним их входов первого блока сравнени , другие входы которого соединены с выходами блоков свертки по нечетному модулю, выходы первого блока поразр дного сравнени  подключены к одним из входов мультиплексора и первого блока локализации ошибок, другие входы которого соединены с выходами первого бло0

   ка сравнени , выходы мультиплексора подключены к другим входам блока коррекции ошибок, выходы которого  вл ютс  информационными входами устройства, информа- ционными и адресными входами которого  вл ютс  информационные и адресные входы блока модульной пам ти, вход «записи-считывани  и вход «обращени  которого  вл ютс  входом «записи-считывани  и входом «обращени  устройства, отличающеес  тем, что, с целью повышени  достоверности контрол  и увеличени  информационной емкости устройства, в него введены треть  и четверта  группы блоков свертки по нечетному модулю, блоки сравнени  кодов, второй блок сравнени , второй блок локализации ошибок, коммутатор, элемент ИЛИ-И, элементы НЕ и элементы ИЛИ, причем входы и выходы блоков свертки по нечетному модулю третьей группы подключены соответственно к информацион0 ным входам и к контрольным входам третьей группы блока модульной пам ти , информационные выходы которого соединены с входами блоков свертки по нечетному модулю четвертой груи- nbiv выходы которого подключены к одним из

   5 входов второго блока сравнени , другие входы которого соединены с контрольными выходами третьей группы блока модульной пам ти, а выходы - с одними из входов второго блока локализации ошибок, выходы первой группы которого подключены к одним из входов первого блока сравнени  кодов, а выходы второй группы второго блока локализации ошибок - к одним из входов второго блока сравнени  кодов, выходы блоков сравнени  кодов соединены с входами первого элемента ИЛИ, выход которого подключен к первому управл ющему входу коммутатора, одни из информационных входов которого соединены с выходами элементов НЕ, второй управл ющий вход коммутатора подключен к выходу второго

   блока локализации ошибок, другие входы которого соединены с выходами блока поразр дного сравнени , выходы первого блока локализации ошибок соединены с другими входами третьего и четвертого блоков сравнени , входами элементов НЕ и другими

   5 информационными входами коммутатора, выходы которого подключены к другим входам мультиплексора, входы элемента ИЛИ-И соединены с выходами блоков локализации ошибок, входы второго элемента ИЛИ подключены к выходам блока поразр дного

   сравнени  первого и второго блоков сравнени , выходы элементов ИЛИ и элемента ИЛИ-И  вл ютс  контрольными выходами устройства.

   0

   6.1-6.6

   )

   От 5л. 21

   Фиг.З

   8

   1 36p.

   fuz.

   18fl9)

   1-6

   7-12

   13-18

   19-2

   25-30

   31-36

   Фиг. 5