SU1300647A1 - Устройство дл обнаружени ошибок равновесного кода - Google Patents

Description

1

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в системах обработки цифровой информации,

Цель изобретени  - расширение функциональных возможностей путем обеспечени  подсчета числа единиц входного кода по модулю k, где k - заданный вес п-разр дного входного кода.

На фиг. 1 изображена функциональна  схема устройства дл  обнаружени ошибок равновесного кода; на фиг,2 пример выполнени  регистра пам ти.

Устройство дл  обнаружени  ошибо равновесного кода содержит регистр сдвига, регистр 2 пам ти, первую и вторую группы 3 и 4 элементов И, ширатор 5 и элемент ИЛИ 6. На фиг. обозначены информационные входы 7, тактовый, управл ющий и пусковой вхды 8-10, первый и вторые выходы 11 и 12. Каждый разр д регистра 2 пам ти моркет быть выполнен (фиг. 2) на

триггере 13 и элементах И 14. Нумера- 25 м ти. Одновременно, по мере обнулеци  разр дов регистра 2 пам ти противоположна нумерации разр дов регистра 1 сдвига и элементов И в группах 3 и 4. При выполнении шифратора 5 на элементах ИЛИ их входы соедин ютс  с входами шифратора 5 в соответствии с таблицей истинности дл  преобразовани  единичного позиционного кода в выходной код (например двоичный ). При этом единичный позиционный код соответствует коду числа единиц входного кода устройства. Таким образом , на выходах шифратора 5 образуетс  код (например двоичный) числа единиц входного кода устройства. Дп  того, чтобы выходной код шифратора 5 соответствовал числу единиц входного кода по модулю k, входы 1-го элемента ИЛИ подключены к J-M входам шифратора . 5 таким, что в i-м разр де представлени  числа j по модулю k содержитс  единица. Вход шифратора 5, к которому подключен выход {n-l)-ro элемента И первой группы 3, соответствует наличию единицы в i-м разр де представлени  числа О по модулю k (если в выходном коде значению О соответствует ненулевой код).

Устройство дл  обнаружени  ошибок равновесного кода работает следующим образом.

В исходиом состо нии регистр 1 сдвига и регистр 2 пам ти сброшены. С входа 9 на вход записи регистра 1

5

0

сдвига подаетс  разрешающий сигнал, и в него записываетс  входной код с входа 7 устройства. По окончании сигнала на входе 9 на тактовый вход 8 подаютс  тактовые импульсы. При подаче каждого тактового импульса происходит сдвиг вправо на один разр д кода, записанного в регистр 1 сдвига. По мере сдвига в регистре 1 слева направо происходит заполнение разр дов регистра 2 пам ти в обратном направлении справа налево. Причем единичный потенциал по вл етс  на выходе i-ro разр да регистра 2 пам ти, если на выходе его (i-l)-ro разр да - единичный потенциал, а на выходе (п- -i + l)-ro разр да регистра 1 сдвига- единичньш потенциал. При по влении единичного потенциала на вькоде i-ro разр да регистра 2 пам ти, на выходе его (i-l)-ro разр да по вл етс  нулевой потенциал;. Таким образом, единичный потенциал имеет место на вьлходе только одного разр да регистра 2 па0

5

0

5

0

5

ни  разр дов t-i регистра 1 сдвига, единичные потенциалы по вл ютс  на выходах от первого до i-ro элементов И группы 3. В момент по влени  единичного потенциала на выходе р-го разр да регистра 2 пам ти, где р - число единиц входного кода, единичный потенциал по вл етс  на (п-р)-м выходе группы 3 элементов И, что вызывает единичный потенциал на выходе (п-р)-го элемента И группы 4, который через элемент ИЛИ 6 поступает на выход 11 устройства, свидетельству  об окончании цикла работы устройства . Единичный потенциал с выхода р- го разр да регистра 2 пам ти поступает на входы шифратора 5, вызыва  на выходах 12 код числа р по модулю k..

Цикл работы устройства закончен. Единичный потенциал с выхода элемента ИЛИ 6 свидетельствует об окончании цикла работы. Выходной код снимаетс  с выходов 12. В случае записи в регистр 1 нулевого кода, единичный потенциал сразу по вл етс  на выходе последнего элемента И групгы 3, что вызывает единичный потенциал на выходе элемента ИЛИ 6, свидетельствующий об окончании цикла работы устройства, С выходов 12 снимаетс  код числа О по модулю k.

В случае записи в регистр 1 кода 1 1 ... 1, единичный потенциал по вл етс  на выходе п-го разр да регистра 2 пам ти, что вызывает единичный потенциал на выходе элемента ИЛИ 6, свидетельствующий об окончании цикла работы. С выходов шифратора 5 снимаетс  код числа п по. модулю k.

Таким образом обеспечиваетс  контроль числа единиц двоичного кода по модулю k на входах устройства.

Claims (1)

1. Формула изобретени 

   Устройство дл  обнаружени  ошибок равновесного кода, содержащее зле- мент ИЛИ, выход которого  вл етс  первым выходом устройства, регистр сдвига, пр мые выходы разр дов которого с п-го по (n-k+l)-й, где п и k- соответственно разр дность и вес входного кода, соединены с первого по k-й информационными входами регистра пам ти соответственно, информационные входы регистра сдвига  вл етс  информационными входами устройства , тактовый и управл юи ий входы регистра сдвига и вход обнулени  регистра пам ти  вл ютс  соответственно тактовым, управл ющим и пусковым входами устройства, отличающ е е с   тем, что, с целью распшре-30 шифратора, выходы которого  вл ютс  ни  области применени  за счет обес- вторыми выходами устройства.

   печени  возможности определени  типа ошибки, в устройство введены 1иифра- тор и группы элементов И, пр мые выходы разр дов регистра сдвига с (п- -k)-ro по первый соединены с информационными входами разр дов регистра пам ти соответственно с (k+l)-ro по п-й, инверсный выход первого разр да регистра сдвига соединен с первыми

   входами первых элементов И групп, выход каждого элемента И первой группы, кроме последнего, подключен к первым входам последуюпщх элементов И первой и второй групп, инверсные выходы

   разр дов регистра сдвига с второго по п-й соединены с вторыми входами элементов И первой группы соответственно с первого по (п-1)-й, выходы разр дов регистра пам ти с (n-i)-ro

   по первый подключены к вторым входам элементов И второй группы соответственно с первого по (п-1)-й, выходы которых, выход (n-l)-ro элемента И первой группы и выход п-го разр да

   регистра пам ти подключены к соотвёт- ствукжщм входам элемента ИЛИ, выхода разр дов регистра пам ти и выход (п- -l)-ro элемента И первой группы соег , динены с соответствукнцими входами

   12 ./1

   2.()

   Фиг.г

   Составитель О. Ревинский Техред А.Кравчук

   Заказ 1160/56Тираж 902

   ВНИИПИ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4

   Корректор Г, Решетник

   .Подписное