SU1288705A1

SU1288705A1 - Устройство дл распределени ресурсов пам ти в вычислительном комплексе

Info

Publication number: SU1288705A1
Application number: SU853874926A
Authority: SU
Inventors: Вячеслав Вячеславович Мазаник
Original assignee: Войсковая часть 03080
Priority date: 1985-03-22
Filing date: 1985-03-22
Publication date: 1987-02-07

Abstract

Изобретение относитс к области вычислительной техники, в частности к устройствам управлени , и может быть использовано дл управлени многобуферным обменом в вычислительных комплексах. Целью изобретени вл етс расширение функциональных возможностей за счет управлени многобуферным обменом в вычислительных комплексах. Устройство содержит генератор импульсов, счетчик, блок пам ти , коммутатор, с первого по третий дешифраторы, с первого по третий регистры, первый и второй триггеры, группу счетчиков, формирователь импульсов , элемент запрета, первый и второй элементы задержки, первый и второй блоки элементов ИЛИ, с первого по четвертый блоки элементов И, первый и второй элементы И, группу блоков элементов И. Устройство осуществл ет аппаратную переадресацию пйм ти, образу адрес из номера блока пам ти и дескриптора адреса. 1 ил. (Л 00

Description

Изобретение относитс к вычислительной технике, в частности к устройствам управлени , и может быть использовано дл управлени многобуферным обменом с пам тью в вычислительных 5 комплексах.

Цель изобретени - расширение функциональных возможностей за счет управлени буферным обменом в вычислительном комплексе.

На чертеже представлена структурна схема устройства.

Устройство содержит генератор 1 импульсов , счетчик 2, блок 3 пам ти, коммутатор 4, первый 5, второй 6, и третий 7 дешифраторы, первый 8, второй 9 и третий 10 регистры, пер- вьй 11 и второй 12 триггеры, группу счетчиков 13, формирователь 14 им15

состо ние. При этом на выходе дешифратора 5 по вл етс сигнал, который разрешает подключение инверсных вьгходов j-ro счетчика 13 к второму входу j-ro блока 26 элементов И. Если j-й счетчик 13 находитс в нулевом состо нии, то на выходе формировател 14 по вл етс сигнал, который разрешает выдачу кода номера j блока из j-ro регистра 29 в регистр 10 (код младших разр дов дискрипто- ра), а затем вьщачу кода дискрипто- ра из регистров 9 и 10 на вход 35 ВК. При этом также регистры 8-10, триггеры 11 и 12 и счетчик 2 устанавливаютс в нулевое состо ние, сигнал с выхода элемента 17 задержки поступает на вход готовности ВК, содержимое j-ro счетчика 13 увеличивает25

пульсов, элемент 15 запрета, первый с на единицу, т.е. j-й буфер за- и второй 17 элементы задержки, пер- хватываетс дл обмена, вый 18 и второй 19 блоки элементов Если содержимое j-ro счетчика 13 ИЛИ, первьш 20, второй 21, третий 22 и четвертый 23 блоки элементов И, первый 24 и второй 25 элементы И, первую 26 и вторую 27 группы блоков элементов И, блок 28 элементов ИЛИ, Ьлок 29 регистров, выход 30 задани номера блока вычислительного комплекса , выход 31 старших разр дов дискриптора вычислительного комплекса , выход 32 запуска вычислительного комплекса, выход 33 кода открепленного буфера вычислительного комплекса , выход 34 младших разр дов дискриптора -вычислительного комплекса, вход 35 младших разр дов дискриптора вычислительного комплекса, вход 36 готовности вычислительного комплек30

35

не равно нулю, то нулевой сигнал с выхода формировател 14 разрешает прохождение задержанного элементом 16 импульса запуска через элемент 15 запрета и установку в единичное состо ние триггера 12. При этом с помощью счетчика 2 и генератора 1 проводитс последовательный анализ содержимого счетчиков 13 до тех пор, пока не найден i-й счетчик 13, содержимое которого равно нулю. Далее работа устройства аналогична процессу , описанному дл случа j-ro счетчика 13.

рует в качестве результата дискрип- тор с соответствующим математическим

Claims

Формула изобретени

С выхода 33 ВК поступает им- пульсньш код i номера открепленного

са; вход з 7 старших разр дов ди скрип-40 буфера, в результате чего б-й счетчик тора вычислительного комплекса. У етс .

Таким образом, устройство формиУстройство работает следующим образом .

В исходном состо нии регистры 8-45 адресом, описывающим информационную 10, триггеры 11 и 12, счетчик 2 обну- часть вы вленного дл обмена буфера, лены, в регистрах 29 хран тс коды номеров блоков, i-й (,п) счетчик 13 обнулен, если i-й буфер не находитс в обмене.50

С выхода 30 вычислительного комплекса (ВК) в регистр 8 записываетс код j номера блока (параметра операции записи или чтени при многобуферном обмене), с выхода 31 ВК в регистр 9 записываетс код старших разр дов дискриптора, с выхода 32 ВК поступает импульс запуска, который устанавливает триггер 11 в единичное

Устройство дл распределени ресурсов пам ти в вычислительном комплексе , содержад(ее счетчик, первый дешифратор , блок пам ти, коммутатор, генератор импульсов, первый триггер, пер- 55 вый и второй блоки элементов И, группу счетчиков, первый регистр, первый блок элементов ИЛИ, первый элемент И, группу блоков элементов И, причем вход младших разр дов дискриптора

состо ние. При этом на выходе дешифратора 5 по вл етс сигнал, который разрешает подключение инверсных вьгходов j-ro счетчика 13 к второму входу j-ro блока 26 элементов И. Если j-й счетчик 13 находитс в нулевом состо нии, то на выходе формировател 14 по вл етс сигнал, который разрешает выдачу кода номера j блока из j-ro регистра 29 в регистр 10 (код младших разр дов дискрипто- ра), а затем вьщачу кода дискрипто- ра из регистров 9 и 10 на вход 35 ВК. При этом также регистры 8-10, триггеры 11 и 12 и счетчик 2 устанавливаютс в нулевое состо ние, сигнал с выхода элемента 17 задержки поступает на вход готовности ВК, содержимое j-ro счетчика 13 увеличиваетс на единицу, т.е. j-й буфер за- хватываетс дл обмена, Если содержимое j-ro счетчика 13

с на единицу, т.е. j-й буфер за- хватываетс дл обмена, Если содержимое j-ro счетчика 13

не равно нулю, то нулевой сигнал с выхода формировател 14 разрешает прохождение задержанного элементом 16 импульса запуска через элемент 15 запрета и установку в единичное состо ние триггера 12. При этом с помощью счетчика 2 и генератора 1 проводитс последовательный анализ содержимого счетчиков 13 до тех пор, пока не найден i-й счетчик 13, содержимое которого равно нулю. Далее работа устройства аналогична процессу , описанному дл случа j-ro счетчика 13.

рует в качестве результата дискрип- тор с соответствующим математическим

Формула изобретени

адресом, описывающим информационную часть вы вленного дл обмена буфера,

адресом, описывающим информационную часть вы вленного дл обмена буфера,

Устройство дл распределени ресурсов пам ти в вычислительном комплексе , содержад(ее счетчик, первый дешифратор , блок пам ти, коммутатор, генератор импульсов, первый триггер, пер- вый и второй блоки элементов И, группу счетчиков, первый регистр, первый блок элементов ИЛИ, первый элемент И, группу блоков элементов И, причем вход младших разр дов дискриптора

пам ти устройства соединен с информационным входом блока пам ти, выход которого подключен к информационному входу коммутатора, первый, второй входы и выход первого элемента И со- единены соответственно с выходами первого триггера, генератора импульсов и со счетным входом счетчика, вход задани режима устройства подключен к информационному входу перво го регистра, отличающеес тем, что, с целью расширени функциональных возможностей за счет управлени буферным обменом в вычислительном комплексе, в него введены второй и третий дешифраторы, второй и третий регистры, второй триггер, формирователь импульсов, элемент запрета, первый и второй элементы задержки, второй блок элементов РШИ, третий и четвертый блоки элементов И, второй элемент И, причем выход первого блок элементов И подключен к входу первого дешифратора, выход первого регистра соединен с первым входом первого

блока элементов И, выход которого

подключен к первому входу первого блока элементов ИЛИ, вход запуска устройства подключен к единичному входу второго триггера и к входу первого элемента задержки, выход которого подключен к информационному входу элемента запрета, вход старших разр дов дискриптора пам ти устройства подключен к информационному входу второго регистра, выход которого соединен с первым входом второго блока элементов И, выход которого соединен с выходом старших разр дов дискриптора пам ти устройства,выход формиро- вател импульсов подключен к входу второго элемента задержки, к первому входам третьего и четвертого блоков

5 О 5 0

0 5

5

элементов И, к второму входу второго блока элементов И, к управл ющему входу коммутатора и к управл ющему входу элемента запрета, выход которого соединен с единичным входом первого триггера, выход второго элемента задержки подключен к входам сброса счетчика, первого, второго и третьего регистров, первого и второго триггеров и к выходу готовности устройства , выход счетчика соединен с вторым входом первого блока.элементов ИЛИ , выход третьего регистра подключен к второму входу третьего блока элементов И, выход которого соединен с входом младших разр дов дискриптора пам ти устройства, вход кода маски буфера устройств подключен к входу второго дешифратора, выходы которого подключены к входам сброса. соответствующих счетчиков группы, -Инверсные выходы которых подключены к первым входам соответствующих блоков элементов И группы, вторые входы которых подключены к выходам первого дешифратора, выходы блоков элементов и группы подключены к входам второго блока элементов ИЛИ, выход которого соединен с соответствующим входом второго элемента И, выход которого подключен к входу формировател импульсов , выход коммутатора подключен к информационному входу третьего регистра и к второму входу четвертого блока элементов И, выход которого соединен с входом третьего дешифратора , выходы которого подключены к счетным входам соответствующих счетчиков группы, выход первого дешифратора подключен к второму информационному входу коммутатора, выход второго триггера подключен к второму входу первого блока элементов И.

JJ