SU1285576A1 - Устройство задержки последовательности импульсов с цифровым управлением - Google Patents

Abstract

Изобретение относитс  к импульсной технике и может быть ,использовано в устройствах различного назначени , где необходимо получение большого регулируемого цифровым кодом времени задержки последовательности

Description

Первый канал задержки (йоонта импульса

Вход установки

кода эодер)кг

(Л

с

Второй канал фронта умпульсо

(риг. }

импульсов, длительность которых и паузы между ними  вл ютс  случайными . Целью изобретени   вл етс  расширение функциональных возможностей за счет обеспечени  возможности задержки апериодической последовательности импульсов, средний период следовани  которых меньше времени задержки. Дл  достижени  указанной цели в устройстве в каждый канал задержки фронта импульса введены первый регистр пам ти 6, блок вычитани  7, первьй блок пам ти 8, первый коммутатор кодов 9, второй реве сивный счетчик 10, элемент И 12, второй триггер 13, блок выделени  фронта импульса, первый адресный

1

Изобретение относитс  к импульсной технике и может быть использовано в устройствах различного назначени , где необходимо получение большого регулируемого цифровым кодом времени задержки последовательности импульсов, длительность которых и па узы между ними  вл ютс  случайными.

Цель изобретени  - расширение функциональных возможностей за счет обеспечени  возможности задержки апериодической последовательности импульсов, средний период следовани  которых меньше времени задержки..

На фиг.1 представлена структурна  схема предлагаемого устройства; на фиг.2 - блок синхронизации; на фир.З - временные диаграммы, по сн ющие работу устройства.

Устройство задержки содержит .генератор 1 тактовых импульсов, элемент НЕ 2, вход которого  вл етс  входом устройства, формирующий триг гер 3, выход которого  вл етс  выходом устройства, и два идентичных канала задержки фронта импульса, каж дьй ИЗ которых содержит первый триггер 4, реверсивный счетчик 5, первый регистр 6 пам ти, блок 7 вычитани , первьй блок 8 пам ти, первьй коммутатор 9 кодов, второй реверсив- ньй счетчик 10, элемент ИЛИ J1, элемент И 12, второй триггер 13, блок 14 выделени  фронта импульса , первьй адресный счетчик 15, второй адресный

285576

счетчик 15, второй адресный счетчик 16, второй блок пам ти 17, второй коммутатор КОДОВ 18, второй регистр пам ти 19, цифровой компаратор 20, счетчик управлени  21, блок синхронизации 22, Устройство содержит также генератор тактовых импульсов 1, элемент НЕ 2, формирующий триггер 3, первый триггер 4, реверсивный счетчик 5, Использование информации на выходе реверсивного счетчика позвол ет вычисл ть значение кода задержки между импульсами, и осуществл ть запоминание и преобразование кода в задержку. Таким образом выходна  последовательность импульсов будет задержанной копией входной, 1 з,п, ф-лы, 3 ил.

счетчик 16, второй блок 17 пам ти, второй коммутатор 18 кодов, второй регистр 19 пам ти, цифровой компаратор 20, счетчик 21 управлени , блок

22 синхронизации,

В каждом из каналов последовательно соединены первьй регистр 6 пам -. ти, блок 7 вычитани , первьй блок-8

пам ти, первьй коммутатор 9 кодов, второй реверсивньй счетчик 10, элемент ИЛИ 11, элемент И 12,и второй триггер 13, блок 14 выделени  фронта импульса, первьй триггер 4, реверсивньй счетчик 5, первьй 1-5 и второй 16 адресные счетчики, второй-блок 17 пам ти, второй коммутатор 18 кодов , второй регистр 19 пам ти, ци ф- ровой компаратор 20, счетчик 21 управлени  и блок 22 синхронизации, причем выход блока 14 вьщелени  фронта импульса соединен с установочным входом первого триггера 4, пер-.. вым входом блока 22 синхронизации и

инверсньш входом записи первого регистра 6 пам ти, установочньй вход которого соединен с вторым входом блока 7 вычитани  и информационным выходом реверсивного счетчика 5, выход переноса которого соединен с вто рым входо1м элемента ИЛИ 11, с инверсным Счетным -входом счетчика 21 управлени , с инверсным входом обнулени  первого адресного счетчика , входом записи второго регистра 19 дам ти, входом обнулени  первого

триггера 4, инверсным входом обнулени  второго адресного счетчика 16, выход которого соединен с первым входом второго коммутатора 18 кодов и адресным входом второго блока 17. пам ти, выход которого соединен с вторым входом первого коммутатора 9 кодов, вход управлени  которого соединен с выходом счетчика 21 управлени , входом выбора элементов пам ти блока 22 синхронизации и входом управлени  второго коммутатора 18 кодов, выход которого соединен с первым входом цифрового компаратора 20 и установочным входом второго регистра 19 пам ти, которого соединен с вторым входом цифрового компаратора 20, выход которого соединен с вторым входом элемента И I/, выход управлени  первым блоком пам ти блока 22 синхронизации соединен с счетным входом первого адресного счетчика 15, выход которого соединен с вторьш входом второго коммутатора 18 кодов и адресным входом первого блока 8 пам ти., вход записи которого соединен с выходом первого сигнала записи блока 22 синхронизации, выход управлени  вторым блоком пам ти которого соединен с счетным входом второго адресного счетчика 16, а выход второго сигнала записи блока 22 Синхронизации соединен с вхвдом записи второго блока 17 пам ти, вход установки которого соединен с выходом блока 7 вычитани , второй вход блока 22 синхронизации соединен с входом обнулени  второго триггера 13 и выходом второго реверсивного счетчика 10, счетный вход которого соединен с счетным входом реверсивного счетчика 5, вход которого соединен с выходом первого, триггера 4, выход второго триггера 13 соединен с входом управлени  второго реверсивного, счетчика 10, входы блоков 14 выделени  фронта импульса каналов задержки фронта импульса соединены соответственно с входом и выходом элемента НЕ 2, а выходы элементов ШШ 1 каналов задержки фронта импульса соединены с соответствующими входами формирующего триггера 3, выход генератора 1 тактовых импульсов соединен с счетными входами реверсивных счетчиков 5 каналов задержки фронта импульса , установочные входы реверсивных счетчиков 5 каналов задержки

фронта -импульса объедин ютс  и  вл ютс  входом установки кода задержки.

Блок 22 синхронизации содержит элемент НЕ 22-1, блок 22-2 --выделе ни  фронта и среза импульса, блок 22-3 выделени  среза импульса, триггер 22-4, первый элемент И 22-5, второй элемент И 22-6, третий элемент И 22-7, четвертый элемент И 22-8, п тый элемент И 22-9, шестой элемент И 22-10, первый элемент ИЛИ 22-11, второй элемент ИЛИ 22-12. Вход выбора элементов пам ти блока 22 синхронизации соединен с входом элемента НЕ 22-1, первым входом шестого элемента И 22-10, первым входом второго элемента И 22-6, пер- вым входом третьего элемента И 22-7

и входом блока 22-2 выделени  фронта и среза импульса, выход которого соединен с первым входом триггера 22-4, выход которого соединен с первым входом п того элемента И 22-9,

вторым входом шестого элемента И 22- 10, первым входом первого элемента И 22-5 и вторым входом третьего элемента И 22-7, третий вход которого соединен с выходом 22-3 блока выделени  среза импульса и вторым входом первого элемента И 22-5, третий вход которого соединен с выходом элемента НЕ 22-1 , BTopbiM входом п того элемента И 22-9 и первым входом четвертого

элемента И 22-8,выход которого сое-. динен с первым входом первого элемента ИЛИ 22-12, второй вход -которого соединен с выходом третьего элемента И 22-7, первый вход блока 22 синхронизации соединен с вторым входом

триггера 22-4, входом блока 22-3 выделени  среза импульса, третьим входом шестого элемента И 22-10 и третьим входом п того элемента И 22-9, выход которого  вл етс  первым сигналом записи блока 22 синхронизации, выход шестого элемента И 22-10  вл етс  выходом второго сигнала записи блока 22 синхронизации, второй вход

которого соединен с вторым-входом четвертого элемента И 22-8 и вторым выходом второго элемента И 22-6, выход которого соединен с первым входом первого элемента ИЛИ 22-11, вто- рой вход которого соединен с выходом первого элемента И 22-5. Выход первого элемента ИЛИ 22-11  вл етс  выходом управлени  первь№1 блоком пам ти блока 22 синхронизации, а выход

25

26

27 28 29 30 to

5

торого элемента ИЛИ 22-12  вл етс  ыходом управлени  вторьш блоком па ти блока 22 синхронизации.

На фиг.З представлены следующие ременные диаграммы: 3 - диаграмма напр жени  на входе стройства

24 - диаграмма напр жени  на выводе блока выделени  фронта им пульса диаграмма напр жени  на выходе генератора тактовых импульсов диаграмма напр жени  на. выходе первого триггера первого канала задержки фронта импульса диаграмма, отображающа   состо ние реверсивного счетчика первого канала задержки фронта импульса

диаграмма напр жени  на выходе переноса реверсивного счетчика первого канала задержки фронта импульса диаграмма напр жени  на входе записи первого блока пам ти пер- 25 вого канала задержки фронта импульса

диаграмма напр жени  на выходе счетчика управлени  первого канала задержки фронта импульса

f5

12855

20

30

диаграмма напр жени  на выходе второго триггера первого канала задержки фронта импульса диаграмма, отображающа  состо ние реверсивного счетчика дос- чета первого канала задержки фронта импульса диаграмма напр жени  на выходе реверсивного счетчика дос- чета первого канала задержки фронта импульса диаграмма напр жени  на выходе первого канала задержки фронта импульса

диаграмма напр жени  на входе второго канала задержки фронта импульса

диаграмма напр жени  на выходе блока выделени  фронта импульса второго канала задержки фронта импульса

диаграмма напр жени  на выходе второго канала задержки фронта импульса

диаграмма напр жени  на выходе устройства

стройство работает следующим об- ом.

to

- 25

f5

2855766

Каждый канал задержки фронта импульса вырабатывает импульс, фронт которого задержки относительно фронта сигнала, поступающего на вход канала задержки фронта импульса. Эта задержка определ етс  кодом, поступающим на вход установки кода задержки. На вход первого канала задержки фронта имп}шьса поступает сигнал с входа устройства, а на вход второго - инвертированный сигнал.

Таким образом на входы формирующего 1 „

триггера 3 поступают импульсы, задержка которых относительно фронтов и срезов импульсов на входе устройства определ етс  указанным кодом, а на выходе формирующего триггера 3 формируетс  задержанный сигнал.

Каналы задержки фронта импульса устроены идентично, поэтому рассмотрим работу первого канала задержки фронта импульса. В исходном состо нии на выходах первого 4 и второго 13 триггеров установлено напр жение , соответствующее логическому нулю , реверсивный счетчик 5 и второй реверсивный счетчик 10 наход тс  в режиме установки, первый 15 и второй 16 адресные счетчики обнулены. Полагаем, что на выходе счетчика 21 управлени  установлено напр жение соответствующее логическому нулю.

20

30

В зависимости от соотношени  35 периода следовани  фронтов входных импульсов и времени задержки возможны дл  варианта работы канала задержки фронта импульса.

Если интервал следовани  фронтов входных импульсов не меньше времени задержки, то первьш канал задержки фронта импульса 1 работает следующим образом. Фронтом импульса с выхода блока 14 выделени  фронта импульса устанавливаетс  первый триггер 4 в состо ние логической единицы, разре- ша  тем самым реверсивному счетчику 5 обратньй счет импульсов, приход щих на его синхровход. В момент формировани  импульса переноса на соответствующем выходе реверсивного счетчика 5 первый триггер 4 устанавливаетс  в исходное состо ние перевод  реверсивный счетчик 5 в режим установки. Импульс переноса, сформированный реверсивным счетчиком 5, проходит на выход канала задержки фвонта импульса элемент ИЛИ 11.

71

В том случае, если интервал следовани  фронтов входных импульсов меньше времени задержки, первый канал задержки фронта импульса работает следующим образом. Фронтом импульса с выхода блока 14 выделени  фронта импульса первый триггер 4 устанавливаетс  в состо ние логической единицы, разреша  тем самым обратный счет импульсов, приход щих на счетный вход реверсивного счетчика 5 срезом импульса с выхода блока 14 выделени  фронта импульса. Значение кода на информационном выхО|Де реверсивного счетчика 5 заноситс  в первый регистр 6 пам ти. При этом фронтом следующего импульса с выхода блока 14 вьщелени  фронта импульса код, соответствующий интервалу задержки между фронтами импульсов, поступающих на вход первого канала задердки фронта импульса, записываетс  в соответствующую  чейку первого блока 8 пам ти. Импульс дл  записи информации в первый блок 8 пам ти поступает от блока 22 синхронизации. По срезу импульса с выхода блока 14 выделени  фронта импульса, блок 22 синхронизации вырабатывает импульс, который поступает на счетный вход первого адресного счетчика 15 дл  подготовки к записи следующей  чейки первого блока 8 пам ти.

Срезом импульса с выхода блока

14выделени  фронта импульса код с информационного выхода реверсивного счетчика 5 переписываетс  в первый регистр 6 пам ти. Б момент формировани  фронта следующего импульса на выходе блока 14 выделени  фронта импульса код, соответствующий интервалу задержки между фронтами импульсов на входе первого канала задержки фронта импульса, записываетс  в следующую  чейку первого бло-- ка 8 пам ти. Затем вновь мен етс  адрес дл  записи новой информации

В первый блок 8 пам ти. Цикл, состо щий из записи соответствующего кода в первый блок 8 пам ти, смены адреса первого адресного счетчика

15и записи информации в первый регистр 6 пам ти повтор етс  каждый раз после формировани  импульса на выходе блока 14 выделени  фронта

импульса во врем  обратного счета реверсивного счетчика 5. Таким образом коды, соответствующие интервалу

8

задержки между фронтами входных импульсов , записываютс  в первый блок 8 пам ти, а этот код вычисл етс  в блоке 7 вычитани  как разность кодов предыдущего и текущего кодов на информационном выходе реверсивного счетчика 5.

0

NH

Np - N..

5

0

5

0

5

0

5

0

где N|,| - код на выходе блока вычитани  ;

N код, хран щийс .в первом регистре пам ти, который соответствует коду на информационном выходе реверсивного счетчика в момент прихода фронта предыдущего импульса с выхода блока выделени  фронта импульса; N - текущий код на, информационном выходе реверсивного счетчика.

После окончани  счета на выходе переноса реверсивного счетчика 5 вырабатываетс  импульс, который устанавливает первый триггер в исходное состо ние. Этот же импульс цроходит на выход первого канала задержки фронта импульса через элемент ИЛИ 11. Фронтом и шyльca переноса во второй регистр 19 пам ти ззписывает- с  код с выхода первого адресного счетчика 15. Таким образом, во втором регистре 19 пам ти хранитс  код, соответствующий количеству входных импульсов, приход щих за врем  обратного счета реверсивного счетчика 5. Спадом импульса переноса с соответствующего выхода реверсивного счетчика 5 счетчик 21 управлени  устанавливаетс  в состо ние логической единицы. При этом выход первого блока 8 пам ти подключаетс  через первый коммутатор кодов к соответствующему входу второго ревер- сивного счетчика 10 Таким .образом во второй реверсивньй счетчик 10 записываетс  код из первой  чейки первого блока 8 пам ти.

После этого на вход второго триггера 13 поступает импульс, устанавли ва  его в состо ние логической еди- ницы, И второй реверсивный счетчик 10 начинает обратный счет импульсов, приход щих на счетный вход. На счетный вход первого адресного счетчика , 15 приходит импульс с соответствующего выхода блока 22 синхронизации после установки второго триггера 13 в состо ние логической единицы. Таким образом на выходе первого блока 8 пам ти устанавливаетс  следующее значение кода, соответствующее интервалу i между импульсами. После формировани  импульса переноса на выходе второго реверсивного счетчика 10 второй триггер 13 устанавливаетс  состо ние логического нул . Импульс переноса с выхода второго реверсивного счетчика 10 проходит на выход первого канала задержки фронта импул са через элемент ИЛИ II. Во второй реверсивный счетчик 10 записываетс  нова  информаци  о задержке фронтов входных импульсов, затем он начинает обратный счет импульсов. На счетный вход первого адресного счетчика 15 поступает импульс и на выходе первого блока 6 пам ти устанавливаетс  нова  информаци . Запись новой информации во второй реверсивный счетчик 10 возможна за счет конечного быстродействи  элементов ИЛИ 11 и И 12.

Цикл считывани  информации из. первого блока 8 пам ти, записи ее во второй реверсивный счетчик Ю и смены адреса первым адресным счетчиком 15 продолжаетс  до тех дор, пока коды на -входах цифрового компаратора 20 не сравн ютс . Таким образом цифровой компаратор 20 прерывает запуск второго триггера 13 после выработки вторым реверсивным счетчиком 10 такого количества импульсов , какое бьшо во врем  обратного . счета реверсивным счетчиком 5. Если во врем  обратного счета вторым реверсивным счетчиком 10 ши его переключени , на выходе блока 14 -выделени  фронта импульса по вл етс  импульс, то начинает снова считать реверсивный счетчик 5, а последующие импульсы с выхода блока 14 формировани  осуществл ют запись информации об интервале задержки меж- l,y импульсами во второй блок 17 пам ти . После окончани  счета реверсивным счетчиком 5 коды о задержке между импульсами преобразуютс  в задержку во втором реверсивном счетчике 10. Таким образом на выходе первого канала задержки фронта импульса сформированы импуль сы, задержки фронтов которых относительO

5

0

5

но фронтов сигналов, поступающих на вход, определ ютс  кодом, прихо-, д щим на вход установки кода задержки .

Claims (2)

1. Устройство задержки последовательности импульсов с цифровым управлением , содержащее генератор тактовых импульсов, формирующий триггер , элемент НЕ и два идентичных канала задержки фронта импульса, входы которых подключены соответственно к входу и выходу Элемента НЕ, вход которого  вл етс  входом устройства , тактовые входы которых соединены с выходом генератора такто- Ъых импульсов, установочные входы подключены к шинам задани  кода, а выходы - к соответствующим входам формирующего триггера, выход которого  вл етс  выходом устройства, причем каждый из каналов задержки фронта импульса содержит последова- тельно соединенные первый триггер и реверсивный счетчик, выход переноса которого соединен с входом обнулени  первого триггера, счетный вход реверсивного счетчика канала задержки фронта импульса  вл етс  его тактовым входом, установочные входы реверсивного счетчика канала задержки фронта импульса. вл ютс  его установочными входами, отличающеес  тем, что, с целью расширени  функциональных возможностей за счет обеспечени  возможности задержки апериодической последовательности импульсов, средний период следовани  которых меньше времени задержки, в каждый канал держки фронта введены последователь- .но соединенные первый регистр пам ти, 5 блок вычитани , первый блок пам ти, первый коммутатор кодов, второй реверсивный счетчик, элемент ИЛИ, элемент И и второй триггер, блок выделени  фронта импульса, первый и второй адресные счетчики, второй блок пам ти, второй коммутатор кодов, второй регистр пам ти, цифровой комг паратор, счетчик управлени  и блок синхронизации, причем выход блока вы делени  фронта импульса соединен с установочным входом первог.о триггера, первым входом блока синхронизации и инверсным входом записи первого регистра пам ти, установочный вход ко0

5

0

0

5

и12

торого соединен с вторым входом блока вычитани  и информационным выходом реверсивного счетчика, выход переноса которого соединен с вторым входом элемента ИЛИ, с инверсным счетчиком входа счетчика управлени , с инверсным входом обнулени  первого адресного счетчика, входом записи второго регистра пам ти, инверсным входом обнулени  второго адресного счетчика, выход которого соединен с первым входом второго коммутатора кодов и адресным входом второго блока пам ти, выход которого соединен с вторым входом первого коммутатора кодов, вход управлени  которого соединен с выходом счетчика управлени , входом выбора элементов пам ти блока синхронизации и входом управлени  второго коммутатора кодов, выход которого соединен с первым входом цифрового компаратора и установочным входом второго регистра пам ти, выход которого соеди

нен с вторым входом цифрового компа- выходом элемента НЕ, вторым-входом

ратора, выход которого соединен с вторым входом . элемента И, первый выход управлени  блока синхронизации соединен с счетным входом первого адресного счетчика, выход которого соединен с вторым входом второго коммутатора кодов и адресным входом первого блока пам ти, вход записи которого соединен с выходом первого сигнала записи блока синхронизации, выход управлени  вторым блоком пам ти которого соединен с счетным входом второго адресного счетчика, а выход- второго сигнала записи блока синхро- низации соединен с входом записи второго блока пам ти, вход установ ки которого соединен с выходом блока вычитани , второй вход блока синхронизации соединен с входом обну- лени  второго триггера и выходом второго реверсивного счетчика, -счетный, вход которого соединен с счетньм входом реверсивного счетчика, выход второго триггера соединен с входом управлени  второго реверсивного счетчика, вход блока выделени  фронта импульса  вл етс  входом первого и второго канала задержки фронта

30

п того элемента И и первь1М входом четвертого элемента И, выход которого соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И, первый вход блока синхронизации соединен с вторым входом тригге ра, входом блока выделению среза импульса, третьим входом шестого элемента И и третьим входом п того элемента И, выход которого  вл етс  первым сигналом записи блока синхронизации, выход шестого элемента И  вл етс  выходом второго сигнала записи блока синхронизации, второй вход которого соединен с вторым входом четвертого элемента И и вторым выходом второго элемента И, выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом первого элемента И, выход первого элемента И  вл етс  выходоц управ- лени  первым блоком пам ти блока

40

45

50

синхронизации, а выход второго элемента ИЛИ  вл етс  выходом управлени  вторым блоком пам ти блока синхронизации .

6

12

импульса, а выход элементов ИЛИ канала задержки фронта импульса  вл етс  его выходом.

2. Устройство поп.1,отлича- ю щ е е с   тем, что блок синхрони ;

зации содержит элемент НЕ, вход ко-. торого  вл етс  входом выбора элементов пам ти блока синхронизации, соединенным с первым входом второго элемента И, первым входом третьего элемента И и входом блока выделени  фронта и среза импульса, выход которого соединен с первым входом триггера , выход которого соединен с первым входом п того элемента И, вторым входом шестого элемента И, первым входом первого элемента И и вторым входом третьего элемента И, третий вход которого соединен с выходом блока выделени  среза импульса и вторым входом первого элемента И, третий вход которого соединен с

п того элемента И и первь1М входом четвертого элемента И, выход которого соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И, первый вход блока синхронизации соединен с вторым входом триггера , входом блока выделению среза импульса, третьим входом шестого элемента И и третьим входом п того элемента И, выход которого  вл етс  первым сигналом записи блока синхронизации, выход шестого элемента И  вл етс  выходом второго сигнала записи блока синхронизации, второй вход которого соединен с вторым входом четвертого элемента И и вторым выходом второго элемента И, выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом первого элемента И, выход первого элемента И  вл етс  выходоц управ- лени  первым блоком пам ти блока

синхронизации, а выход второго элемента ИЛИ  вл етс  выходом управлени  вторым блоком пам ти блока синхронизации .

N

22

22-2- гм

Пгрвни вив от

Л -

22-3

Второй вхоУ от Ул.Ю

33 У

ВНИИПИ Заказ 914

Произв.-полигр. пр-тие, г. Ужгород, ул. Проектна , 4

сигнал записи к 8л 8

Smopou сигнал записи к S17

22-ю

Выкод unpaSflf- пи  первым5т мн пампт

кал. 15

ЗыюВ unpaSAf- ни  BmofjtfM SwxoM пам ам- -..lS

22-7

Фиг.З Тираж ,902

Подписное