SU1529443A1 - Многоразр дный управл емый делитель частоты - Google Patents

Abstract

Изобретение относитс  к импульсной технике и может быть использовано в устройствах автоматики и вычислительной техники, а также в синтезаторах частот. Цель изобретени  - повышение быстродействи  многоразр дного управл емого делител  частоты. Она достигаетс  за счет того, что сигналы на выходах триггеров 2 и 3 задержаны относительно перепада входной частоты только на врем  переключени  одного триггера и счет в очередном цикле начинаетс  после окончани  импульса на инверсном выходе третьего триггера 3 по ближайшему отрицательному перепаду и за счет введени  в делитель частот IK - триггера 3 и образовани  новых функциональных св зей. Кроме того, делитель частот содержит два IK-триггера 1, 2, счетчик 4 импульсов, шины 5, 6, 7 входную, выходную, кодовую соответственно и шину логического нул . Изобретение позвол ет повысить быстродействие делител , произвести уверенную запись кода в многоразр дном делителе при многоступенчатом дешифраторе схемы переноса счетчика импульсов. 2 ил.

Description

Изобретение относитс  к импульсной технике и может быть использовано в устройствах автоматики и вычислительной техники, а также в синтезаторах частот.

Цель изобретени  - повышение быстродействи  многоразр дного управл емого делител  частоты.

На фиг, 1 приведена электрическа  функциональна  схема многоразр дного управл емого делител  частоты, на фиг. 2 - временные диаграммы, по сн ющие его работу.

Многоразр дный управл емый делитель частоты содержит первый 1, второй 2 и третий 3 УК-триггеры, счет чики 4 импульсов со схемой записи кода, входную шину 5, выходную шину 6, шину 7 управлени , при этом счетный вход счетчика 4 соединен с вход- ной пшной 5 и входами синхронизации первого 1, второго 2 и третьего 3 триггера, входы управлени  - с шиной 7 управлени , выход переноса - с выходом 9 установки в единицу первого триггера 1, входом R установки в нул второго триггера 2 и входной шиной 6. Вход 7 первого триггера 1 подключен к нулевой шине, пр мой и инверсный выходы первого триггера 1 соединены соответственно с входами Э и К второго триггера 2, пр мой выход которого соединен с входом третьего триггера 3 и входом предварительной установки счетчика 4 импульсов, инверсный выход второго триггера 2 соединен с входом К третьего триггера 3 и входом разрешени  переноса счетчика 4 импульсов, вход разрешени  счета которого соединен с инверсным выходом третьего триггера 3, пр мой выход которого соединен с входом К первого триггера 1,

Устройство работает следующим образом .

В момент наполнени  счетчика 4, подсчитывающего отрицательные перепады входной частоты, на выходе переноса этого счетчика повл етс  сигнал переполнени , длительность которого равна длительности импульса входной частоты, поступающей на входную шину 5, а задержка относительно фронта входной частоты равна времени задержки одного цифрового логического элемента , так как схема переноса строби руетс  импульсами входной частоты J-вход первого -триггера 1 подключен

5

0

5

0

5

0

35

40

45

50

55

к нулевой шине, поэтому после подачи питани  на устройство первый 1, второй 2 и третий 3 триггеры через несколько интервалов входной опорной частоты установ тс  в состо ние О (триггеры переключатс  по отрицательному перепаду входной частоты) и будут находитьс  в этом состо нии до прихода импульса переполнени  с выхода переноса счетчика 4 импульсов.

Импульс переполнени  переключает первый триггер 1 в состо ние 1 по приоритетному входу S установки в единицу и удерживает второй триггер 2 в состо нии о по приоритетному входу R установки в нуль, не дава  возможности переключитьс  второму триггеру 2 в состо ние Г по отрицательному перепаду входной опорной частоты, поступающей на вход синхронизации , даже при наличии на 7 -входе второго триггера 2 логической единицы . После следующего отрицательного перепада входной опорной частоты первый триггер 1 не изменит своего состо ни , так как на его}- и К-вхо- ды будут поданы уровни логического нул  с нулевой шины и пр мого выхода третьего трнгтера 3 соответствен:- но. Второй триггер 2 переключитс , в состо ние 1, так как на его входе У будет присутствовать уровень логической единицы,а на пходе-К - уровень логического нул , поступающие соответственно с пр мого и инверсного выходов первого триггера 1, Причем сигнал переполнени  на входе R установки в нуль к этому времени прекратитс .

После следующего среза сигнала входной частоты, поступающего с входной шины 5, третий триггер, 3 переключаетс  в состо ние 1. Задержка сигналов на пр мом и инверсном выходах второго 2 и третьего 3 триггеров относительно среза входной опорной частоты равна только времени их переключени .Сигнал записи с пр мого выхода второго триггера 2 поступает на вход предварительной установки счетчика импульсов, при наличии уровн  логической единицы на входе которого (или положительного перепада) осуществл етс  запись информации с шины 7 управлени  в счетчик 4 импул1 сов. Одновременно с инверсного выхода второго триггера 2 поступает сигнал на вход

5

разрешени  переноса счетчика 4 импульсов и закрывает схему формировани  сигнала переноса, Закрывание схемы переноса счетчика 4 импульсов позвол ет исключить по вление ложных сигналов на ее выходе при многоступенчатой схеме переноса и времени записи информации с шин 7 управлени , соизмеримом с периодом входной частоты. Через врем ,равное периоду входной частоты, после поступлени  импульса записи с триггера 2 на вход предварительной установки счетчика 4 импульсов запрещаетс  подсчет входных импульсов, поступающих с шины 5. Так как на вход разрешени  счета поступает сигнал запрета с инверсного выхода третьего триггера 3,

После переключени  третьего триггера 3 в состо ние 1 на К-вход первого триггера 1 поступает уровень логической единиць с пр мого выхода третьего триггера 3 и по следующему отрицательному перепаду, поступающему на вход синхронизации, первый триггер 1 переключаетс  в состо ние О. Через врем , равное периоду входной частоты, переключаетс  в со- состо ние О второй триггер 2, а еще через период опорной частоты - третий триггер 3 по отрицательным перепадам входной частоты, поступающей на входы синхронизации с шины 5 Длительность импульса записи, формируемого вторым триггером 2, равна трем периодам входной частоты, что обеспечивает надежную запись информации с шины 7 управлени  в счетчик 4.импульсов при высокой частоте вход ного сигнала, поступающего на ши1гу 5 Б случае осуществлени  записи информации в счетчик 4 импульсов низким уровнем входного сигнала (или от рицательным перепадом) на вход пред варительной установки счетчика 4 импульсов следует подавать сигнал с ин версного выхода второго триггера 2.

Сигнал, формируемый третьим триггером 3, задержан относительно сигна ла записи, поступающего на вход пред варительной установки счетчика 4 импульсов , на период входной частоты. Таким образом, сигнал разрешени  записи информации с шины 7 в счетчик 4 импульсов, формируемый вторым триг гером 2, закончитс  раньше, чем сигнал запрета счета, поступающий на

29443

вход разрешени  счета счетчика 4 импульсов с инверсного выхода третьего триггера 3.

Врем , равное периоду входной частоты , требуетс  дл  прохождени  сигнала в схеме записи кода и триггерах счетчика 4 импульсов с учетом задержки распространени  сигнала.

Q После переключени  третьего триггера в состо ние О и по влени  на его инверсном выходе уровн  напр жени  логической единицы сигнал запрета счета снимаетс  и счетчик 4 пере (5 ходит в режим счета импульсов, поступающих с шины 5.

Далее цикл повтор етс  до момента наполнени  счетчика 4 импульсов и по влени  сигнала переполнени  на

20 выходе схемы переноса. Сигнал переноса счетчика  вл етс  и выходным сигналом многоразр дного управл емого делител  частоты. Выходной сигнал может сниматьс  с выходов второго 2

25 и третьего 3 триггеров, в этом случае задержка его относительно фронта опорной частоты будет- равна только времени их переключени .

В случае использовани  вьгчитающе30 го счетчика 4 импульсов коэффициент делени  управл емого делител  частоты следовани  импульсов .определ етс  выражением

л ,

г вых

40

35 - 1вых

где Кд - коэффициент делени  многоразр дного управл емого делител  частоты, значение частоты выходного , игнала;

f, - значение частоты, входного

WA

сигнала-,

N - значение двоичного кода, 45подаваемого на шину 7 управлени .

Быстродействие предлагаемого многоразр дного делител  частоты определ етс  условием

50 т f + t

n Чр МАГ

где t-p - задержка переключени  тригrepai

tjj - врем  между окончанием им- 55пульса запрета счета и перепадом входной частоты,необходимое дл  подготовки триггера 1 к очередному переключению .

Условие вытекает из того, что сигналы на выходах триггеров 2.3 задержаны относительно перепада входной частоты только на врем  перегатючени  одного триггера, и счет в очередном цикле начинаетс  после окончени  им- .пульса на инверсном выходе третьего триггера 3 по ближайшему отрицательному перепаду.

Быстродействие описанного многоразр дного управл емого делител  частоты равно быстродействию счетного триггера младшего разр да счетчика 4 импульсов.

Дл  надежной работы делител  частоты задержка сигнала переноса счетчика 4 импульсов относительно фронта входной частоты не должна превьшать половины периода входного сигнала (при условии, что входной сигнал - типа меандр).

В многоразр дном делителе при многоступенчатом дешифраторе схемы переноса счетчика импульсов и времени записи информации с шины управлени , соизмеримом с периодом входной частоты , данна  схема многоразр дного управл емого делител  частоты позвол ет существенно повысить быстродействие делител , так как скорость переключени  в этом случае определ етс  временем переключени  только одного триггера.

Таким образом, в предлагаемом многоразр дном управл емом делителе введение третьего триггера и дополнительных св зей позвол ет увеличить интервал, отводимый дл  записи кода, и, следовательно, произвести уверен- нную запись, ис-ключшз по вление ложных импульсов на выходе дешифратора, т.е. устранить сбои в работе делител  и увеличить быстродействие при

сохранении стабильности работы.

Быстродействие предлагаемого многоразр дного делител  частоты по сравнению с прототипом, выбранным за базовый объект, увеличиваетс  в 22 ,5 раза.

Claims (1)

1. Формула изобретени 

   Многоразр дный управл емый делитель частоты, содержащий первый У Ктриггер , пр мой и инверсный выходы которого соединены соответственно с J- и К-входами второго J К-триггера, вход синхронизации -, с входом синхронизации второго 7 К-триггера, счетIным входом счетчика импульсов и входной шиной,S-вход - с выходной шиной и выходом переноса счетчика импульсов , информационные входы которого соединены с соответствующими разр дами шины управлени , отличающийс  тем, что, с целью по- вьш1ени  быстродействи , в него введен третий У К-триггер,J -вход которого соединен с входом предварительиой установки счетчика импульсов и пр мым выходом второго, К-триггера, К-вход - с входом разрешени  переноса счетчика импульсов и инверсным выходом второго J К-триггера, вход

   синхронизации - с входной шиной, инверсный выход - с входом разрешени  счета счетчика импульсов, пр мой вы ход - с К-входом первого -7 К-триггера , J -вход которого соединен с

   шиной логического нул ,-а S-вход с R-входбм второгоJ К-триггера.

   9йШ

   HOfOAff

   |Г |П |ГП |ГП П счета

   CWnHUKQ

   Фиг.г