SU1196869A1 - Устройство приоритета - Google Patents

Abstract

УСТРОЙСТВО ПРИОРИТЕТА, содержащее элемент И, элемент ИЛИ,два регистра, группу элементов ИЛИ, группу элементов И, при этом единичные выходы первого регистра соединены с входами элемента ИЛИ, выход которого соединен с первым входом элемента И, второй вход которого соединен с ответным входом устройства, выходы четных элементов И группы соединены с первыми входами следующих нечетного и четного элементов И группы,выходы нечетных элементов И группы  вл ютс  выходами устрой ,ства, отличающее с   тем, что, с целью сокращени  оборудовани , оно содержит элемент задержки, причем каждый вход запроса устройства канала соединен с синхронизирующим входом одноименного разр да первого регистра, информационные входы которого соединены с входом логичес-кой единицы устройства, входы сброса первого регистра соединены с выходами соответствующих элементов ИЛИ группы, первые входы которых соединены с входом сброса устройства и с входами сброса второго, регистра, единичные выходы первого регистра соединены с информационными Ьходами второго регистра, синхронизирующие входы второго регистра- соединены с выходом элемента И, с соответствующим входом элемента ИЛИ и входом элемента задержки, выход которого сл соединен с первыми входами первого и второго элементов И группы, вторые входы нечетных элементов И группы соединены с выходами соответствующих разр дов второго регистра,вторые входы четных элементов И группы соединены инверсными выходами соотю ветствующих разр дов второго регистО ) ра, выходы устройства соединены с 00 вторыми входами одноименных элеменР со тов ИЛИ группы.

Description

Изобретение относитс  к вычислительной технике в частности к устройствам управлени  различными объектами в услови х поступлени  множества за вок на обслуживание.

Цель изобретени  - сокращение оборудовани .

На фиг.1 представлена функциональна  схема устройства;,на фиг.2 - временна  диагра1 1ма его работы.

Устройство приоритета содержит регистры 1 и 2, .элементы ИЛИ 3,13 .3 и 4, злемёнт И 5, элемент 6 задержки , элементы И 7.1-7.3 и 8.18 .2, вход 9 логической единицы устройства , входы 10-12 запросов устройства , ответный вход 13 устройства выходы 14-16, вход 17 сброса устрой . ства, синхронизирующий вход 18 регистра 2.

Устройство работает следующим образом.

В исходном положении регистры 1 и 2 наход тс  в нулевом состо нии На выходах 14-16 устройства присутствуют нулевые сигналы. На входе 9 посто нно присутствует уровень, логической единицы. На входе 13 установлен уровень логической единицы, соответствующий готовности внещнего устройства к приему и обработке выходных сигналов устройства. Этот уровень подготавливает к включению элемент И 5. С нулевых выходов регистра 2 уровни югической единиць подготавливают к включению элементы И 8. На временной диаграмме это состо ние устройства показано до момента времени М.

Пусть в момент времени М на входах 10 и 12 одновременно по в тс  входные сигналы с уровнем логической единицы. Благодар  наличию логической единицы на входе 9 по переднему фронту входного сигнала установ тс  в единичное состо ние соответствующие разр ды регистра 1 (момент времени MO). При этом на выходе элемента ИЛИ 4 установитс  единичный уровень, который откроет элемент И 5. Сигнал логической единицы с выхода элемента И 5 по лереднему фронту установит соответствующие разр ды регистров 2 в единичное состо ние. Одновременно сигнал с выхода элемента И 5 поступает на элемент 6 задержки и на вход элемента ИЛИ 4. Через врем , соответствующее задержке, сигнал логической единицы поступает

968692

на первые входы элементов И 7.1 и 8.1. Благодар  тому, что второй вход элемента И 7.1 открыт уровнем .логической единицы с единичного выхода соответствующего разр да регистра 2, а элемент И 8.1 закрыт логическим нулем с нулевого выхода этого разр да, на выходе 14 устройства по вл етс  выходной сигнал

10 (момент времени М), который переводит соответствующий разр д регистра 1 в нуль. ,

На остальных выходах 15-16 устройства будет присутствовать уровень

15 логического гул .

Внешнее устройство, прин в сигнал логической едирицы с выхода 14 устройства, устанавливает нулевой уровень на входе 13 на врем ,

20 необходимое дл  его обработки.

Нулевой уровень на входе 13 закрывает элемент И -5 Илсоответственно, пройд  через элемент 6 задержки закрывает элемент И 7.1. На выходе

25 14 устройства устанавливаетс  нулевой уровень (момент времени Mj). . После о.бработки выходного сигнала внешнее устройство вновь устанавливает уровень логической единицы

, на входе 13 (момент времени Mj). . Если за промежуток времениот М, до MJ поступит входной сигнал, например, на вход 11, то он по переднему фронту установит .соответствующий разр д регистра 1 в едич ное состо ние. Элемент И 5 подготовлен к включению по своему первому входу благодар  поступающей через элемент ИЛИ 4 логической единице

с выходов регистра 1. 40

Уровень логической единицы на входе 13 открывает элемент И 5 и по переднему фронту устанавливает разр ды регистра 2 в состо ние, соответствующее одноименным разр дам регистра 1 на данный момент времени (Mj).

Одновременно сигнал с выхода элемента И 5 поступает на вход элемента 6 задержки и на вхоДэлемента ИЖ 4. Нулевой уровень на выходе регистра 2 закрывает элемент И 7.1, а логическа  единица с нулевого выхода этого.регистру подготавливает к включению элемент И 8.1. по второму входу. Врем  задержки на элементе 6 должно быть больще времени переключени  регистра 2.

3.

Через некоторое врем , соответствующее задержке, сигнал с выхода элемента 6 поступает на первые входы элементов И 7.1 и 8.1 и, пройд  через рткрытьй элемент И 8.1, поступает на первые входы элементов И 7.2 и 8.2. .

Уровень логической единицы на выходе регистра2 разрешает включение элемента И 7.2. На выходе 15 устройства по вл етс  выходной сигнал приоритет которого вьше, чем на выходе 16.

Нулевой уровень с нулевого выхода регистра 2 запрещает прохождение логической единицы через элемент И 8.2 (момент времени М,,).

Внешнее устройство, прин в выходной сигнал с выхода 15 устанавливает нулевой уровень на входе 13 на врем , необходимое дл  обработки сигнала,- установив тем самьм через .элементы И 5, элемент 6 задержки, элбмент И 8.1 и 7.2 уровень логичес96869

кого нул  на выходе Г5 устройства (момент времени М).

После этого на входе 13 вновь устанавливаетс  уровень логической с единицы, который пройд  через открытый элемент И 5 (благодар  логической единице на пер;вом входе, поступающей через элемент ИЛИ 4 с выхода регистра 1), по переднему фронту Q устанавливает разр ды регистра 2 в состо ние , соответствующее одноименным разр дам регистра 1 на данный момент времени (М).

С поступлением следующих сигналов с логической единицы на входные шины устройства происходит аналогична  их обработка согласно установленного приоритета.

Необходима  длительность сигналов на выходных шинах 14-16 устройства

20 определ етс  длительностью сигнала на входе 13 благодар  наличию обратной св зи с выхода элемента И 5 на вход элемента ИЛИ 4.

Claims (1)

1. УСТРОЙСТВО ПРИОРИТЕТА, содержащее элемент И, элемент ИЛИ,два регистра, группу элементов ИЛИ, группу элементов И, при этом единичные выходы первого регистра соединены с входами элемента ИЛИ, выход которого соединен с первым входом элемента И, второй вход которого соединен с ответным входом устройства, выходы четных элементов И группы соединены с первыми входами следующих нечетного и четного элементов И группы,выходы нечетных элементов И группы являются выходами устройства, отличающее ся тем, что, с целью сокращения оборудования, оно содержит элемент задержки_t причем каждый вход запроса устройства канала соединен с синхронизирующим входом одноименного разряда первого регистра, информационные входы которого соединены с входом логической единицы устройства, входы сброса первого регистра соединены с выходами соответствующих элементов ИЛИ группы, первые входы которых соединены с входом сброса устройства и с входами сброса второго, регистра, единичные выходы первого регистра соединены с информационными Ьходами второго регистра, синхронизирующие входы второго регистра соединены с выходом элемента И, с соответствующим входом элемента ИЛИ и входом элемента задержки, выход которого соединен с первыми входами первого и второго элементов И группы, вторые входы нечетных элементов И группы соединены с выходами соответствующих разрядов второго регистра,вторые входы четных элементов И группы соединены инверсными выходами соответствующих разрядов второго регистра, выходы устройства соединены с вторыми входами одноименных элементов ИЛИ группы.

   SU „,.1196869 . 1 1