SU1191909A1 - Конвейерное устройство дл потенцировани массивов двоичных чисел - Google Patents

Abstract

КОНВЕЙЕРНОЕ УСТРОЙСТВО ДЛЯ ПОТЕНЦИРОВАНИЯ МАССИВОВ ДВОИЧНЫХ ЧИСЕЛ, содержащее входной регистр пор дка, входной регистр мантиссы , выходной регистр пор дка, выходной регистр мантиссы, два сумматора , первый блок пам ти, причем вход мантиссы устройства соединен с информационным входом входного регистра мантиссы, отличаю- щ е е с   тем, что, с целью повышени  быстродействи , в него введены восемь регистров, блок сдвига, второй блок пам ти, третий сумматор, квадратор, коммутатор, блок синхронизации и элемент НЕ, причем вход пор дка устройства соединен с информационным входом входного регистра пор дка, выход которого подключен к управл ющему входу блока сдвига, информационные входы которого соединены с выходами (п-1) младших разр дов входного регистра мантиссы (где п - число разр дов входного регистра мантиссы) ,- выход первого разр да которого соединен с информационными входами первых разр дов первого и второго регистров, информационные выходы блока сдвига подключены к информационным входам (п-1) млацших разр дов втррого регистра , выходы К разр дов которого соединены с адресными входами первого блока пам ти (где К - число старших разр дов второго регистра), выход первого блока пам ти подключен к первому входу первого- сумматора, второй вход которого соединен с выходом второго регистра, вькоды (f-l) младших разр дов блока сдвига подключены к информационным входам (-1) младших разр дов первого реi гистра (где - число старших разр дов блока сдвига), выход первого (Л регистра соединен с информационным входом третьего регистра, выход первого . сумматора подключен к информационному входу четвертого регистра, выходы К разр дов второго регистра соединены с информационными входами п того регистра, выход третьего со регистра подключен к информационному входу шестого регистра, выход четвер ) того регистра соединен с входом квадО ратора, выход которого соединен с информационным входом седьмого регисо стра, выход п того регистра соеди- нен с информационным входом восьмого регистра, выход которого подключен к адресному входу второго блока пам ти, выход шестого регистра соединен с первым входом второго сумматора, младший разр д второго входа которого через элемент НЕ подключен к выходу первого разр да восьмого регистра, выход седьмого регистра соединен с входом первой группы со сдвигом на

Description

один разр д в сторону младших разр дов третьего сумматора, йтора  группа входов которого подключена к выходам второго блока пам ти, выход первого разр да восьмого регистра соединён с управл ющим входом коммутатора , перва  группа информационных входов которого соединена с выхо дом третьего сумматора, выходы которого соединены с информационными входами второй группы со сдвигом на один разр д в сторону младших разр дов коммутатора, выход которого соединен с информационным входом выходного регистра мантиссы, выход которого подключен к выходу мантиссы устройства, выход второго сумматора соединен с информационным входом выходного регистр{а пор дка, выход кото рого соединен с выходом пор дка устройства, первый вход блока синхронизации подключен к входу пуска устройства, второй вход блока синхро . низации соединен с входом сброса уст ройства, первый выход режима блока синхронизации подключен к выходу считывани  устройства, первый выход синхроимпульсов блока синхронизации соединеи с синхровходами входных регистров пор дка и мантиссы, второй выход синхроимпульсов блока синхронизации подключен к синхровходам первого и второго,регистров, третий выход синхроимпульсов блока синхронизации соединен с синхровходами третьего, четвертого и п того регистров, четвертый выход синхроимпульсов блока синхронизации подключен к синхровходам шестого, седьмого и восьмого регистров , п тый выход синхроимпульсов блока синхронизации соединен с синхровходами выходных регистров пор дка и мантиссы, второй выход синхроимпульсов блока синхронизации подключен к синхровходам. первого и второго регистров, третий выход, синхроимпульсов блока синхронизации соединен с синхровходами третьего, четвертого и п того регистров, четвертый выход синхроимпульсов блока синхронизации подключен к синхровходам шестого, седьмого и восьмого регистров, п тый выход синхроимпульсов блока синхронизации соединен с синхровходами выходных регистров пор дка и мантиссы , второй выход режима блока синхронизации подключен к выходу записи устройства.

1

Изобретение относитс  к вычислительной технике и предназначено дл  использоваШ1  в универсальных и спе циализлрованных вычислительных устройствах при обработке больших массивов данных, в формате с плавающей зап той.

Цель изобретени  - повьш1ение бысродействи .

На фиг. 1 представлена функциональна  схема устройства дл  потенцировани  массивов двоичных чисел; на фиг. 2 - блок синхронизации; на фиг. 3 - временные диаграммы работы устройства.

; Устройство дл  потенцировани  массивов двоичных чисел содержит входной регистр пор дка 1, входной регистр мантиссы 2, блок сдвига.3, первый и второй регистры 4 и 5, первый блок пам ти 6, первый сумматор

7, третий, четвертый и п тый реги .стры 8, 9 и 10, квадратор 11, шес той, седьмой и восьмой регистры 12, 13 и 14, второй блок пам ти 15, зле5 мент НЕ 16, второй и третий сумматоры 17 и 18, коммутатор 19, выходной регистр пор дка 20, выходной регистр мантиссы 21, блок синхрони . зации 22 с входами 23 и 24 и выхода-

10 ми 25-31. Блок синхронизации 22

(фиг. 2 ) содержит генератор импульсов 32, элемент И 33, триггер 34 и сдвиговьй регистр 35, причем пр мой выход генератора импульсов 32 соеди-

15 нен со стробирующим входом триггера 34, а инверсный выход - со стробирующим входом сдвигового регистра 35. Вход Сброс 24 соединен с входами сброса триггера 34 и сдвигового

20 регистра 35. Вход Пуск 23 соединен с первым входом элемента И 33, второй вход которого соединен с ин- версным выходом триггера 34, Выход элемента И 33 соединен с информационным входом триггера 34, пр мой выход которого соединен с информационным входом сдвигового регистра 35. Выход первого разр да сдвигового регистра 35 соединен с выходом 25 Считывание блока синхронизации 22, выход третьего разр да - с выходом 26,выход п того разр да с выходом 27,выход седьмого разр да - с выходом 28, выход дев того разр да - с выходом 29, выход одиннадцатого разр да - с выходом 30, выход тринадцатого разр да - с выходом 31 Запись блока синхронизации 22, первый выход 26 блока синхронизации 22 соединен с сиихровходами выходньпс регистров пор дка и мантиссы I и 2, второй выход 27 - с синхровходами первого .и второго регистров 4 и 5, третий и четвертый выход 28 - с синхровходами третьего, четвертого и п того регист ров 8, 9 и 10, четвертый выход 29 с сихровходами шестого, седьмого и восьмого регистров 12, 13 и 14, п ты ВЫХОД 30 - с синхровходами выходных регистров пор дка и мантиссы 20 и 21 Выходы входного .регистра пор дка 1 соединены с управл кхцими входами блока сдвига 3, информационные входы которого соединены с выходами всех разр дов входного регистра мантиссы 2, исключа  первый (знаковый). Выход

первого разр да входного регистра мантиссы 2 соединен с входами первых разр дов первого и второго регистров 4 и 5, входы остальных разр дов которых соединены с выходами блока до сдвига 3. Выходы второго регистра 5 соединены с первыми входами первого сумматора 7, вторые входы которого соединены выходами первого блока пам ти 6. Кроме того, выходы К старших45 разр дов второго регистра 5 соединены с адресными входами первого блока, .пам ти 6 и входами п того регистра, 10. Выходы первого сумматора 7 соединены с входами четвертого регистра 50 9. Выходы, четвертого регистра 9 соединены с входами квадратора 11, выходы которого соединены с входами седьмого регистра 13. Вьпсоды п того регистра 10 соединены с входами вось- 55 мого регистра 14. Выходы восьмого регистра 14 соединены с адресными .. Ьходами второго блока пам ти 15.

татов промежуточных вычислений и дл  обеспечени  конвейерного способа обработки. Регистры 5, 9 и 13 имеют разр дность п, регистры 4, 8 и 12 разр дность I, а регистры 10 и 14 разр дность К, при этом , а К определ етс  из условий приближени .

Вычисление функции у « 2 от аргумента X (|х1 2.)производитс  следующим образом.

В форме с плавающей зап той аргумент X представл етс  в виде

2

X 2;

где z - мантисса аргумента (0,5 i

z,kl);

Zj - пор док аргумента ( ). Денормализуем аргумент, т.е. представим его в виде целой и дробной части

, Кроме зтого, выход первого разр да восьмого регистра 14 соединен с входом элемента НЕ 16 и управл ющим вхо дом коммутатора 19. Выходы второго блока пам ти 15 соединены с вторыми входами третьего сумматора 18, первые входы которого соединены с выходами седьмого регистра 13 со сдвигом на один разр д влево. Выходы третьего сумматора 18 соединены с первыми входами коммутатора 19 со сдвигом на один разр д вправо. Вторые входы коммутатора 19 соединены с выходами третьего сумматора 8 без сдвига. Выходы коммутатора соединены с. входами выходного регистра мантиссы 21. Выход элемента НЕ 16 соединен с вторым входом младшего разр да второго сумматора 17. На вторые входы остальньк разр дов второго сумматора 17 подан потенциал О. Первые входы второго сумматора 17 соединены через шестой и третий регистры 12 и 8 с выходами первого ре1 истра 4, Выходы второго сумматора 17 соединены с входами выходного регистра пор дка 20. Коммутатор может быть выбран любым, обладающим достаточным быстродействием. Блок сдвига легко построить при помощи селекторов-мультиплексоров. Принцип построени  быстродействующего сдвигател  известен. Первый-восьмой регистры 4, 5, 8, 9, 10, 12,13 и 14 предназначены дл  кратковременного запоминани  резуль- где z, - цела  часть аргумента ( Uj|c2); 84 дробна  часть аргумента ( . Заметим, что знак Zj и z определ етс  знаком мантиссы аргумента. Вычисление функции у 2 произведем следующим образом: При положительном аргументе х величина z также положительна и имеет место выражение При отрицательном аргументе х 0,5i ( z О) . Поэтому при 2отрицательном аргументе величина 2 представл ет собой мантиссу выходного числа, а величин z - пор док. При положительном аргу менте величину можно нормализовать путем сдвига на один разр д вправо. В этом случае мантисса выходного чи ла равна 0,52 а пор док - Zj + Денормализаци  аргумента производитс  : блоке сдвига 3. 2( Вычисление функции у производитс  на основе метода сегмен ной аппроксимации выражением у, А 0,5 (х + В) , где константы А и В выбираютс  из услови  минимизации абсолютной погрешности. Диапазон изменени  аргумента (-1 -Z i i) разбиваетс  на интервалы количество которых определ етс  требуемой точностью, причем границы интервалов выражаютс  К старшими ра р дами аргумента. На разных интервалах константы А и В имеют различные значени . Кон станты В хран тс  в первом блоке пам ти 6, а коистанты А - во втором блоке пам ти 15. Адресаци  к каждом блоку пам ти ос.уществл етс  по К старшим разр дам аргумента, которые определ ют в каком интер-вале находитс  аргумент. Устройство работает следующим образом . Перед началом работы устройства по сигналу Сброс 24 (фиг. За) триггер 34 и сдвиговый регистр 35 блока синхронизации 22 привод тс  в исходное состо ние. По сигналу Пуск 23 (фиг. 36) элемент И 33 пропускает си.нал с инверсного выхода триггера 34 на информационный вход этого же триггера. Триггер 34 работает в режиме делени  частоты генератора импульсов 32 (фиг. 3 в ) на два (фиг. 3 г). По заднему фронту сигнала генератора импульсов 32 информаци  с выхода триггера 34 заноситс  в сдвиговый регистр 35. В результате работы устройства на выходах 25-31 блока синхронизации 22 вырабатываетс , лесенка импульсов управлени  внутренних регистров устройства и внеш- . них схем пам ти. При этом выход 25 Считывание(фиг. 3 д )используетс  дл  управлени  считывани  очередного слова данных из внешней пам ти, выход 26 (фиг. 3 е) - дл  управлени  заносом чисел в регистры 1 и 2, выход 27 (фиг. 3 к) - в регистры 4 и 5, выход 28 (фиг. 3 л) - в регистры 8-10, выход 29 (фиг. 3 м) - в регистры 12-14, выход 30 (фиг. 3 н) в регистры 20 и 21, выход 31 (фиг. 3 о) - дл  управлени  записью результата во внешнюю пам ть. После сн ти  сигнала Пуск 23 блок синхронизации 22 прекращает вырабатывать сигналы управлени , начина  с верхних ступеней конвейера. Таким образом обеспечиваетс  корректное завершение обработки операндов, наход щихс  во внутренних регистрах устройства во врем  сн ти  сигнала Пуск 23. В первом такте работы устройства в регистр 1 поступает пор док аргумента к , а в регистр 2 - мантисса. С выхода регистра 1 значение пор дка аргумента поступает на управл ю- щие входы блока сдвига 3. При этом первый (знаковый) разр д указывает на направление сдвига (1 - сдвиг вправо , О - сдвиг влево), а число, определ емое разр дами 2-т регистра 1,- на количество сдвигов. Значащие разр ды регистра мантиссы 2 (2-п) поступают на информационные входы блока сдвига 3, где производитс  Денормализаци  аргумента х. Во втором такте значение знака аргумента х. записываетс  в первые ( знаковые) разр ды регистров 4 и 5, в разр ды 2 - Г регистра 4 записываетс  цела  часть аргумента х, а в разр ды 2-п регистра 5 - дробна  7 часть аргумента х. В регистры 1 и 2 записываютс  значени  пор дка и мантиссы нового аргумента х. С выхода регистра 5 значение дробной части аргумента х поступает на сумматер 7, Одновременно из блока пам ти 6 по адресу, указанному К старшигми разр дами дробной части аргумента X, выбираетс  константа В и также поступает на сумматор 7, В сумматоре 7 производитс  выработка суммы zv + + ВЧ В третьем такте значение + В записываетс  в регистр 9 и возводитс  в квадрат в квадраторе 11. Одновременно значение К старших разр дов .дробной части аргумента х записываетс  в регистр 10, а цела  часть аргумента X из регистра 4 переписывает с  в регистр 8. В том же такте в ре- гистры и 2 занос тс  пор док и ман тисса нового числа Xj, а в регистры 4 и 5 - цела  и дробна  части числа х /I В четвертом такте значение (z + + ВО записываетс  в регистр 13 и со сдвигом на один разр д вправо поступает на сумматор 18. Одновремен но значение К старших разр дов аргумента х из регистра 10 переписываетс  в регистр 14 и поступает на адресные входы блока пам ти 15, откуда выбираетс  соответствующа  константа А и поступает на второй вход сумматора 18, где формируетс  значение у) + 0,5(2 (;+ В() с выхода сумматора 18 значение поступает на вход коммутат.ора 19. Если аргумент X, имеет положительный знак, 9098 то в первом разр де регистра 14 хранитс  О и значение yd) поступает на вход регистра 21 через коммутатор 19 со сдвигом на один разр д вправо, т.е. нормализуетс , а на второй вход младшего разр да сумматора 17 через элемент НЕ 16 поступает значение . На первые входы сумматора 17с выхода регистра 12 поступает значение целой части аргумента х . На выходе сумматора 17 формируетс  значение zy + 1. Если аргумент х имеет отрицательный знак, то значение 1, поступающее с выхода первого разр да регистра 14 на управл ющий вход коммутатора 19, разрешает прохождение значени  у(Ч с выхода сумматора 18 на вход регистра 21 без сдвига, а на вход младшего разр да сумматора 17 через элемент НЕ 16 поступает О. В этом случае на выходе сумматора 17 значение . В этом же такте в регистры 1 и 2 заноситс  пор док и мантисса нового аргумента х, в регистры 4 и 5 - значени  z| и z 4 дл  аргумента Xj, а в-регистры 8, 9 и и 10 - значени  , + В и значение К старших разр дов соот ветственно . В п том такте в регистр 20 заноситс  пор док выходного числа, а в регистр 21 - мантисса. В регистры 1 и 2 заноситс  новый аргумент Xj-, а в регистры 4, 5, 8, 9, 10, 12, 13 и 14результаты промежуточных вычислений над числами х, Xj и х. Регистр 20 имеет разр дность + 1 чтобы исключить переполнени  сумматора 17.

Claims (1)

1. КОНВЕЙЕРНОЕ УСТРОЙСТВО ДЛЯ ПОТЕНЦИРОВАНИЯ МАССИВОВ ДВОИЧНЫХ ЧИСЕЛ, содержащее входной регистр порядка, входной регистр мантиссы, выходной регистр порядка, выходной регистр мантиссы, два сумматора, первый блок памяти, причем вход мантиссы устройства соединен с информационным входом входного регистра мантиссы, отличающ е е с я тем, что, с целью повышения быстродействия, в него введены восемь регистров, блок сдвига, второй блок памяти, третий сумматор, квадратор, коммутатор, блок синхронизации и элемент НЕ, причем вход порядка устройства соединен с информационным входом входного регистра порядка, выход которого подключен к управляющему входу блока сдвига, информационные входы которого соединены с выходами (η-l) младших разрядов входного регистра мантиссы (где п - число разрядов входного регистра мантиссы) , выход первого разряда которого соединен с информационными входами первых разрядов первого и второго регистров, информационные выходы блока сдвига подключены к информационным входам (п~1) млацших разрядов втррого регистра, выходы К разрядов которого соединены с адресными входами первого блока памяти (где К — число старших разрядов второго регистра), выход первого блока памяти подключен к первому входу первого/ сумматора, второй вход которого соединен с выходом второго регистра, выходы (f-1) младших разрядов блока сдвига подключены к информационным входам (£-1) младших разрядов первого регистра (где £ — число старших разрядов блока сдвига), выход первого регистра соединен с информационным входом третьего регистра, выход первого . сумматора подключен к информационному входу четвертого регистра, выходы К разрядов второго регистра соединены с информационными входами пятого регистра, выход третьего регистра подключен к информационному входу шестого регистра, выход четвертого регистра соединен с входом квад— ратора, выход которого соединен с информационным входом седьмого регистра, выход пятого регистра соединен с информационным входом восьмого регистра, выход которого подключен к адресному входу второго блока памяти, выход шестого регистра соединен с первым входом второго сумматора, младший разряд второго входа которого через элемент НЕ подключен к выходу первого разряда восьмого регистра, выход седьмого регистра соединен с входом первой группы со сдвигом на

   6061611 ¹¹ nS’'⁶” один разряд в сторону младших разрядов третьего сумматора, йторая группа входов которого подключена к выходам второго блока памяти, выход первого разряда восьмого регистра соединён с управляющим входом коммутатора, первая группа информационных входов которого соединена с выходом третьего сумматора, выходы которого соединены с информационными входами второй группы со сдвигом на один разряд в сторону младших разрядов коммутатора, выход которого соединен с информационным входом выходного регистра мантиссы, выход которого подключен к выходу мантиссы устройства, выход второго сумматора соединен с информационным входом выходного регистра порядка, выход которого соединен с выходом порядка устройства, первый вход блока синхронизации подключен к входу пуска устройства, второй вход блока синхронизации соединен с входом сброса устройства, первый выход режима блока синхронизации подключен к выходу считывания устройства, первый выход синхроимпульсов блока синхронизации соединен с синхровходами входных ре гистров порядка и мантиссы, второй выход синхроимпульсов блока синхронизации подключен к синхровходам первого и второго регистров, третий выход синхроимпульсов блока синхронизации соединен с синхровходами третьего, четвертого и пятого регистров, четвертый выход синхроимпульсов блока синхронизации подключен к синхровходам шестого, седьмого и восьмого регистров , пятый выход синхроимпульсов блока синхронизации соединен с синхровходами выходных регистров порядка и мантиссы, второй выход синхроимпульсов блока синхронизации подключен к синхровходам, первого и второго регистров, третий выход, синхроимпульсов блока синхронизации соединен с синхровходами третьего, четвертого и пятого регистров, четвертый выход синхроимпульсов блока синхронизации подключен к синхровходам шестого, седьмого и восьмого регистров, пятый выход синхроимпульсов блока синхронизации соединен с синхровходами выходных регистров порядка и мантиссы, второй выход режима блока синхронизации подключен к выходу записи устройства.