SU1179336A1

SU1179336A1 - Control unit

Info

Publication number: SU1179336A1
Application number: SU843731440A
Authority: SU
Inventors: Ольга Юрьевна Гудзенко; Олег Викторович Мокров; Альфред Матвеевич Решетников; Валерий Иосифович Сигалов
Original assignee: Предприятие П/Я А-3361
Priority date: 1984-04-18
Filing date: 1984-04-18
Publication date: 1985-09-15

Abstract

УСТРОЙСТВО УПРАВЛЕНИЯ, содержащее четыре триггера, первый счетчик регистр, одновибратор, два элемента ИЛИ, три элемента И, две группы элементов И, причем вход начального пуска устройства подключен к первому входу первого элемента ИЛИ, второй вход которого подключен к выходу одновибратора, а выход первого элемента ИЛИ подключен к выходу начальной установки устройства и соединен с входом установки в нуль первого счетчика и с первым входом второго элемента ИЛИ, второй вход которого подключен к выходу первого триггера и соединен с счетным входом первого счетчика, группа выходов которого подключена к первым входам элементов И первой группы, вторые входы которых подключены к выходу второго триггера и соединены с выходом сигнала записи устройства и с первыми входами элементов И второй группы, вторые входы которых соединены с группой выходов регистра, выходы элементов И первой и второй групп подключены соответственно к адресным и информационным выходам устройства , первый вход первого элемента ИЛИ соединен с входом установки в единицу третьего триггера, инверсный выход которого соединен с входом одновибратора, а пр мой выход третьего триггера подключен к выходу запроса пр мого доступа к пам ти устройства и соединен с первым входом первого элемента И, второй и третий входы которого соединены соответственно с входом разрешени пр мого доступа к пам ти устройства и выходом четвертого триггера, вход установки в нуль которого соединен с выходом второго элемента ИЛИ и с входом установки в нуль второго триггера, вход установки в единицу которого подключен к выходу первого элемента И, пр мой и инверсный выходы второго триггера подключены соответственно к первым входам второго и третьего элементов И, выходы которых соединены соответственно с входами установки в единицу и установки в нуль первого триггера, первый и второй входы тактовых импульсов устройства подключены к вторым входам соответственно второго и третьего элементов И, третий вход второго элемента И подклю (Л чен к входу готовности к приему информации, группа информационных входов и синхровход регистра подключены соответственно к информационному входу устройства н входу синхронизации устройства, отличающеес тем, что, с целью повышени надежности, оно содержит второй счетчик, второй одновибратор , третий и четвертый элементы ИЛИ, причем вход установки в нуль третьего триггера подключен к выходу третьего элемента ИЛИ, первый и второй входы кото со рого подключены к выходам переполнени соответственно первого и второго счетчика, 00 Од счетный вход и вход установки в нуль которого подключены соответственно к второму входу тактовых импульсов устройства и к выходу четвертого элемента ИЛИ, входы которого подключены соответственно к выходу первого элемента ИЛИ и к входу второго одновибратора, вход синхронизации устройства через второй одновибратор подключен к входу установки в единицу четвертого триггера .CONTROL DEVICE containing four triggers, first counter register, one-shot, two elements OR, three elements AND, two groups of elements AND, and the device’s initial start-up input is connected to the first input of the first element OR, the second input of which is connected to the one-shot the OR element is connected to the initial installation of the device and connected to the input of the first counter to zero and to the first input of the second OR element, the second input of which is connected to the output of the first trigger and connected to the by the primary input of the first counter, the group of outputs of which is connected to the first inputs of elements AND of the first group, the second inputs of which are connected to the output of the second trigger and connected to the output of the recording signal of the device and to the first inputs of elements AND of the second group, the second inputs of which are connected to the group of outputs of the register, the outputs of the elements And the first and second groups are connected respectively to the address and information outputs of the device, the first input of the first element OR is connected to the input of the installation in the unit of the third trigger, inverse the output of which is connected to the input of the one-shot, and the direct output of the third trigger is connected to the output of the device's direct memory access request and connected to the first input of the first element And, the second and third inputs of which are connected respectively to the device's direct memory access enable input and the output of the fourth trigger, the input of which is set to zero is connected to the output of the second OR element, and to the input of the installation of the second trigger, the input of which is connected to the output of the first element AND, direct and in The tersky outputs of the second trigger are connected respectively to the first inputs of the second and third elements I, the outputs of which are connected respectively to the installation inputs to the unit and the zero setting of the first trigger, the first and second inputs of the device clock pulses connected to the second inputs of the second and third elements respectively, and the third input of the second element And the connection (L chen to the input ready to receive information, a group of information inputs and a synchronized input of the register are connected respectively to the information input of the device The device's synchronization input is characterized in that, in order to increase reliability, it contains a second counter, a second one-shot, a third and a fourth OR element, and the input setting to the third trigger is connected to the output of the third OR element, the first and second inputs of which pogo connected to the overflow outputs, respectively, of the first and second counter, 00 od the counting input and the input of the zero setting of which are connected respectively to the second input of the device clock pulses and to the output of the fourth element OR, i which rows are respectively connected to the output of the first OR gate and to the input of the second monostable multivibrator, the input synchronizing device via a second monostable multivibrator is connected to an input setting unit in the fourth flip-flop.

Description

Изобретение относитс к вычислительной технике и может быть использовано при разработке микроэвм или ЭВМ других классов с полупроводниковой оперативной пам тью.The invention relates to computing and can be used in the development of microcomputers or computers of other classes with semiconductor RAM.

Целью изобретени вл етс повышение надежности работы загрузчика за счет выработки сигнала сброса при вводе произвольного объема информации.The aim of the invention is to improve the reliability of the loader by generating a reset signal when entering an arbitrary amount of information.

На чертеже представлена схема предлагаемого устройства.The drawing shows a diagram of the proposed device.

Устройство содержит триггеры 1-4, счетчики 5 и 6, регистр 7, одновибраторы 8 и 9, элементы ИЛИ 10-13, элементы И 14-16, две группы элементов И 17 и 18, входы начального пуска 19, информационный 20, синхрониз-ации 21, готовности к приему информации 22, разрешени пр мого доступа к пам ти 23, первый и второй входы 24 и 25 тактовых импульсов, выходы начальной установки 26, запроса пр мого доступа к пам ти 27, адресный 28, сигнала записи 29, информационный 30.The device contains triggers 1-4, counters 5 and 6, register 7, single vibrators 8 and 9, elements OR 10-13, elements AND 14-16, two groups of elements AND 17 and 18, inputs for initial start-up 19, information 20, synchronization 21, ready to receive information 22, enable direct memory access 23, first and second inputs 24 and 25 clock pulses, outputs initial setup 26, request direct memory access 27, address 28, write signal 29, information thirty.

Устройство работает следуюшим образом.The device works as follows.

Сигнал включени , подаваемый с панели ЭВМ нажатием кнопки оператором, по вл етс на входе 19, устанавливает в состо ние «1 триггер 1 и через элемент ИЛИ 10 вырабатывает на выходе 26 устройства сигнал , производ ш,ий начальную установку микропроцессора. Кроме того, сигнал с выхода элемента 10 устанавливает в. нулевое состо ние: счетчик 6 (через элемент 12) и счетчик 5, триггеры 4 и 3 (через элемент 13). Состо ние триггера 3 переписываетс в триггер 2 при поступлении очередного тактового импульса второй тактируюш,ей серии на вход 25. Высокий уровень с единичного выхода триггера 1 поступает на выход 27 устройства , включа внешнее устройство (на чер теже не показанное) и подава сигнал запроса пр мого доступа к пам ти на микропроцессор , не приведенный на чертеже. Микропроцессор , реагиру на сигнал, по вл юшийс на выходе 27 устройства, отключает свои внутренние буферы адреса и данных и выдает на вход 23 устройства сигнал, разрешающий пр мой доступ к ОЗУ. Поступление информации на информационные входы 20 сопровождаетс сигналом синхронизации на входе 21 устройства. Этот сигнал стробирует засылку информации в буферный регистр 7, устанавливает в нулевое состо ние счетчик останова 6 через схему 12 и устанавливает в состо ние «1 триггер 4 через одновибратор 9. Триггер 4 через элемент 16 устанавливает в единицу триггер 3, с единичного плеча которого сигнал высокого уровн поступает на выход 29 устройства, управл записью информации в пам ть. Этот же сигнал поступает на управл ющие входы групп 17 и 18, а также на элемент 14. На информационные выходы 30 поступают данные с устройства ввода, по входам 20 - в регистр 7, по адресным выходам 28 - адрес, хран щий с в счетчике 5. ОЗУ выполн ет цикл записи.The turn-on signal supplied from the computer panel by pressing the button by the operator, appears at input 19, sets the state to "1 flip-flop 1" and, through the OR element 10, generates a signal at the device output 26, producing the initial setting of the microprocessor. In addition, the signal from the output of element 10 sets to. zero state: counter 6 (through element 12) and counter 5, triggers 4 and 3 (through element 13). The state of trigger 3 is rewritten into trigger 2 when the next clock pulse arrives at the second clock, it is serialized to input 25. A high level from the single output of trigger 1 arrives at device output 27, including the external device (not shown in the diagram). memory access on a microprocessor, not shown in the drawing. The microprocessor, which reacts to the signal appearing at the device output 27, disables its internal address and data buffers and outputs a signal at the device input 23, which allows direct access to the RAM. The arrival of information at the information inputs 20 is accompanied by a synchronization signal at the input 21 of the device. This signal gates the sending of information to the buffer register 7, sets the stop counter 6 to the zero state through circuit 12 and sets the state 1 trigger 4 through the one-shot 9. Trigger 4 sets the trigger 3 to unit 1, the signal from which one arm a high level is fed to the output 29 of the device, controlling the recording of information in the memory. The same signal goes to the control inputs of groups 17 and 18, as well as to element 14. Information outputs 30 receive data from the input device, inputs 20 to register 7, address outputs 28 to the address storing c in counter 5 The RAM performs a write cycle.

После окончани цикла записи ОЗУ выдает высокий уровень на вход 22 устройства, свидетельствующий о том, что ОЗУ готово к при ему нового информационного слова. На с первой фазе (вход 24) открываетс элемент 14, который устанавливает в состо ние «I триггер 2, сбрасывающий через элемент 13 триггеры 3 и 4 и добавл ющий «1 к коду, хран щемус в счетчике 5. В течение цикла записи информации в ОЗУ счетчик остановаAfter the end of the write cycle, the RAM issues a high level to the input 22 of the device, indicating that the RAM is ready for it with a new information word. On the first phase (input 24), element 14 is opened, which sets in state "I trigger 2, flushing triggers 3 and 4 through element 13 and adding" 1 to the code stored in counter 5. During the information recording cycle in RAM stop counter

0 6 сбрасываетс стробирующим сигналом с выхода 21 устройства и заполн етс второй тактирующей серией, поступающей на С-вход счетчика 6 со входа 25. Однако переполнени счетчика 6 не происходит за цикл записи, поскольку его коэффициент пересчета выбираетс исход из быстродействи ОЗУ и устройства ввода таким образом, чтобы сигнал переполнени за это врем не по вл лс . При поступлении последующего информационного слова, сопровождаемого синхроQ сигналами, выполн ютс аналогичные циклы записи. Запись производитс до тех пор, пока после очередного цикла счетчик 5 не переполнитс в случае загрузки программы с максимальным объемом и сигнал с его выхода переполнени через элемент 11 не0 6 is reset by the strobe signal from the device output 21 and is filled with the second clock series received at the C input of the counter 6 from the input 25. However, the counter 6 does not overflow during the write cycle, since its conversion factor is selected based on the RAM speed and input device so that the overflow signal does not occur during this time. When a subsequent information word arrives, followed by sync Q signals, similar write cycles are performed. The recording is made until after the next cycle the counter 5 overflows in the case of loading the program with the maximum volume and the signal from its overflow output through the element 11 does not

5 установит в состо ние «О триггер 1, либо, если загружалась более коротка программа, с окончанием перфоленты перестают поступать синхронизирующие сигналы на R-вход счетчика 6, который в этом случае заполн етс второй тактирующей серией по входу 255 sets the status to "On trigger 1, or, if a shorter program was loaded, with the end of the punched tape, the synchronization signals cease to arrive at the R input of counter 6, which in this case is filled with the second clock series at input 25

0 до переполнени . Сигнал с его выхода переполнени через элемент 11 устанавливает в состо ние «О триггер 1. Последний снимает сигнал запроса пр мого доступа к пам ти , выключает устройство ввода (по вы-. ходу 27) и блокирует элемент 16. Нулевой0 until full. The signal from its overflow output through element 11 sets the state to “About trigger 1.” The latter removes the direct memory access request signal, turns off the input device (on run 27) and blocks element 16. Null

5 выход триггера 1 запускает одновибратор 8, который через элемент 10 производит установку в «О счетчика 5, через элемент 12 - счетчика 6 и триггеров 3 и 4 - через элемент 13, осуществл ет по выходу 27 начальную установку микропроцессора. После этого5, the output of the trigger 1 triggers the one-shot 8, which through the element 10 sets into the "About counter 5, through the element 12 - the counter 6 and the triggers 3 and 4 - through the element 13, carries out at output 27 the initial setting of the microprocessor. Thereafter

микропроцессор начинает отработку загруженной в ОЗУ программы. the microprocessor starts testing the program loaded into the RAM.

Дл счетчика 6 коэффициент пересчета выбираетс исход из быстродействи устройства ввода. Так, например, при использова5 НИИ внешнего устройства ввода FS-1501 максимальное врем загрузки одного байта информации составл ет приблизительно (3- -10)-10 с. Выберем врем переполнени счетчика останова на пор док больще tn 1010 с. Пусть частота синхросерий составл ет 2 10 Гц, тогда коэффициент пересчета составит lOlO . Таким образом, в нашем примере счетчик останова должен содержать 18 разр дов, обеспечивающих коэффициент пересчета 256 К байт.For counter 6, the conversion factor is selected based on the speed of the input device. So, for example, when using scientific research institutes of an external input device FS-1501, the maximum load time for one byte of information is approximately (3-10 -10) -10 seconds. Select the overflow time of the stop counter for an order of magnitude longer than tn 1010 s. Let the frequency of the sync series be 2 10 Hz, then the conversion factor will be lOlO. Thus, in our example, the stop counter should contain 18 bits, providing a conversion factor of 256 K bytes.

Коэффициент пересчета и начальное состо ние счетчика 5 выбираютс в соответствии с объемом загружаемой программыThe scaling factor and the initial state of the counter 5 are selected in accordance with the volume of the loaded program.

и способом запуска микропроцессора после его начальной установки.and the way to start the microprocessor after its initial installation.

Так, например, дл микроЭВМ на микропроцессоре К580ИК80 запуск программ обычно производитс с нулевого адреса. Тогда начальное состо ние счетчика 5 выбираетс равным нулю. Пусть максимальный объем загружаемой программы не более 4К байт . Разр дность счетчика - 12.For example, for microcomputers on the K580IK80 microprocessor, programs are usually started from a zero address. Then the initial state of the counter 5 is chosen to be zero. Let the maximum downloadable program be no more than 4K bytes. The counter size is 12.

Claims

A CONTROL DEVICE containing four triggers, a first register counter, a single vibrator, two OR elements, three AND elements, two groups of AND elements, with the device’s initial start-up input connected to the first input of the first OR element, the second input of which is connected to the output of the one-shot, and the output of the first The OR element is connected to the output of the initial installation of the device and is connected to the installation input at zero of the first counter and to the first input of the second OR element, the second input of which is connected to the output of the first trigger and connected to the counting input the house of the first counter, the group of outputs of which is connected to the first inputs of the elements AND of the first group, the second inputs of which are connected to the output of the second trigger and connected to the output of the recording signal of the device and the first inputs of the elements of the second group, the second inputs of which are connected to the group of outputs of the register, the outputs The AND elements of the first and second groups are connected respectively to the address and information outputs of the device, the first input of the first OR element is connected to the installation input in the unit of the third trigger, the inverse output of which о is connected to the input of the one-shot, and the direct output of the third trigger is connected to the output of the direct access request to the device’s memory and connected to the first input of the first element And, the second and third inputs of which are connected respectively to the input of direct access to the device’s memory and the output of the fourth trigger , the zero input of which is connected to the output of the second OR element and with the zero input of the second trigger, the unit input of which is connected to the output of the first AND element, the direct and inverse outputs are second of the trigger are connected respectively to the first inputs of the second and third elements And, the outputs of which are connected respectively to the inputs of the unit and setting the zero of the first trigger, the first and second inputs of the clock pulses of the device are connected to the second inputs of the second and third elements And, the third input of the second element And is connected to the readiness input for receiving information, the group of information inputs and the clock input of the register are connected respectively to the information input of the device and the synchronization input of the device equipment, characterized in that, in order to increase reliability, it contains a second counter, a second one-shot, third and fourth OR elements, and the zero input of the third trigger is connected to the output of the third OR element, the first and second inputs of which are connected to overflow outputs, respectively the first and second counter, the counter input and the zero input of which are connected respectively to the second input of the device clock pulses and to the output of the fourth OR element, the inputs of which are connected respectively to you ode first OR gate and to the input of the second monostable multivibrator, the input synchronizing device via a second monostable multivibrator is connected to an input setting unit in the fourth flip-flop.