SU1172053A1 - Устройство синхронизации по циклам - Google Patents

Abstract

1. УСТРОЙСТВО СИНХРОНИЗАЦИИ ПО ЦИКЛАМ, содержащее последовательно соединенные анализатор кода и первый элемент И, последовательно соединенные первьм делитель частоты, первый элемент запрета и первый счетчик, последовательно соединенные второй элемент И, второй, делитель частбты, второй элемент запрета и второй счетчик, последовательно соединенные генератор тактовых импульсов и распределитель, причем выход генератора тактовых импульсов подсоединен к тактовым входам первого и второго делителей частоты,а информационный вход анализатора кода  вл етс  входом устройства, о т л ич . а ю щ е е с   тем,что с целью уменьшени  времени вхождени  в синхронизм в него введены анализатор служебной посыпки,первый и второй триггеры,первый и второй дополнительные элементы И и элемент ИЛИ,при этом выход анализатора кода подсоединен к первому управл ющему входу анализатора служебной посылки, к объединенным первым входам второго элемента И и первого и второго дополнительных элементов И и к объединенным запрещающим входам первого и второго элементов запрета, тактовый и второй управл ющий входы анализатора служебной посыпки подключены соответственно к выходам генератора тактовых импульсов и распределител , а информационный вход анализатора служебной посьшки под- ключей к информационному входу анализатора кода, выход анализатора служебной посыпки подсоединен к объединенным установочным входам распределител , анализатора кода и первого и второго делителей частоты, выход первого делител  частоты под-, соединен к второму входу первого дополнительного элемента И, выход которого через первый счетчик и эле& мент ИЛИ подсоединен к разрешающему (Л С входу распределител , выход второго делител  частоты подсоединен к второму входу второго дополнительного элемента И,выход которого через второй счетчик подсоединен к другому входу элемента ИЛИ, выходы первого и второго элементов запрета подсоединены соответственно к входам Установка 1 первого и второго триггеров, входы Установка О которых подключены соответственно к дополнительным выходам первого и второго делителей частоты, пр мые выходы первого и второго триггеров подсоединены соответственно к вторым входам первого и второго элементов И, инверсный выход первого триггера подсоединен к ; третьему входу второго элемента И, а выход первого элемента И подсоединен к разрешающему входу первого делител  частоты. 2. Устройство по п. 1, отличающеес  тем, что анализатор служебной посылки содержит после

Description

довательно соединенные первый блок ключей, первый регистр сдвига, второй блок ключей, второй регистр сдвига и дешифратор, последовательно соединенные первый элемент И, элемент ИЖ и счетчик, последовательно соединенные первый элемент НЕ и -второй элемент И, а также третий регистр сдвига, первьй и второй элементы запрета, второй и третий элементы НЕ и третий элемент И, причем тактовый вход третьего регистра сдвига подключен к объединенным первым входам первого элемента И и первого элемента запрета и второму входу второго элемента И, выходы первых М разр дов третьего регистра сдвига подсоедииены соответственно к М информационным входам первого блока ключей,вы ход (М+1)-го разр да третьего регистра сдвига подсоединен к входу второго элемента НЕ и к второму входу первого элемента И, выход (2М+1)-го разр да третьего регистра сдвига подсоединен к входу первого элемента НЕ и к третьему входу первого элемента И, вход третьего элемента

НЕ и четвертьй вход первого элемента И подключены к выходу первого разр да третьего регистра сдвига , выходы второго и третьего элементов НЕ подсоединены соответственно к второму и третьему входам второго элемента И, выход которого подсоединен к другому входу элемента ИЛИ, второй вХод и выход первого элемента запрета подключены соответственно к выходу элемента ИЖ и входу Сброс счетчика, выход которого подсоединен к управл ющему входу первого блока ключей, управл ющие входы nepiBoro регистра сдвига и второго блока ключей подключены соответственно к выходам третьего элемента И и второго элемента запрета,при этом объединенные первые входы и объединенные вторые входы третьего элемента И и второго элемента запрета  вл ютс  соответственно первым и вторым управл ющими входами анализатора,тактовый и информационный входы третьего регистра сдвига  вл ютс  соответственно тактовым и инфорЬ1ационным входами анализатора,а выходы дешифратора  вл ютс  выходами анализатора.

Изобретение относитс  к электросв зи и может быть использовано в системах передачи данных дл  обеспечени  синхронизации по циклам.

Цель изобретени  - уменьшение . времени вхождени  в синхронизм.

На фиг. 1 представлена структурна  электрическа  схема устройства дл  синхронизации по циклам; на фиг . 2 - структурна  электрическа  схема .анализатора служебной посып-7 кн. .

Устройство дл  синхронизации по . циклам содержит анализатор 1 служебной посылки, генератор 2.тактовых импульсов, распределитель 3, анализатор 4 кода, первый элемент И 5, второй элемент И б, первый триггер 7, второй триггер 8., первый делитель 9 частоты, второй делитель 10 час-. тоты, первый элемент 11 запрета, второй элемент 12 запрета, первый, дополнительный элемент И 13, второй

дополнительный элемент И 14, первый счетчик 15, второй счетчик 16 и элемент ИЛИ 17.

Анализатор служебной посылки содержит третий регистр 18 сдвига, первый элемент 19 запрета, первый, второй и третий элементы запрета 20 - 22, первый и второй элементы И 23 и 24, элемент ИЛИ 25, счетчик 26, третий элемент И 27, второй элемент 28 запрета, первьй блок 29 ключей, первый регистр 30 сдвига, второй блок 31 ключей, второй регистр 32 сдвига, дешифратор 33,

Устройство дл  синхронизации по циклам работает следующим образом.

В соответствии с ранее установленным режимом работы анализатор 1 (фиг.1) выдает управл ющий сигнал в распределитель 3, анализатор 4, первый 9 и второй делитель 10, которые по этому сигналу- устанавливаютс  дл  работы с соответствую цим блочным кодом. Информаци , поступающа  на информационный вход устройства синхронизации по циклам поразр дно вводитс  в анализатор4, на выходе которого с тактовой час- тотой по вл ютс  сигналы 1 при соответствии и О при несоответствии п-разр дной последовательности двоичных символов закону построени  кода. Если на момент поступлени  очередного импульса соответстви  с выхода анализатора 4 синхронизм в работе устройства сннхронизации по ци лам отсутствует, то первьй и второй .триггеры 7 и 8 наход тс  в состо нии, в которое они будут пере ведены сигналом с выходов первого и в торого элементов 11 и 12 запрета при несовпадении по времени предьщущего импульса соответстви  с импульсом на выходе первого и второго делителей 9 и 10. Тогда очередной импульс соответстви  с выхода анализатора 4. при наличии разрешающего i сигнала с первого выхода первого триггера 7 проходит через первый элемент И 5 и запускает первый дели- тель 9,которьй с этого момента начин ет делить в п раз тактовую частоту |д1оступающую с генератора 2.Через один такт после запуска на дополнительном выходе первого делител  9 по вл етс  сигнал,который поступает на вход Установка О первого тригге ра 7 и устанавливает его в нулевое состо ние , при этом снимаетс  разрешающий сигнал на втором вхо |де первого элемента И 5 и исключаетс повторный запуск первого делител; 9 на врем  анализа периодичности по влени  импульсов соответстви  с установленной в первом делителе 9 начальной фазой. Одновременно с инверсного выхода первого триггера 7 на третий вход второго элемента И 6 подаетс  разрешающий сигнал дл  пропуска через этот элемент следующего импульса соответстви , которьй может по витьс  на последующих тактах входной последовательности . Если импульс, запустивший первый делитель 9, соответствует истинной фазе, то через п тактов на выходе первого делител  9 по вл етс  импульс , который совпадает во времени с импульсом соответстви  на выходе анализатора А и проходит через первый дополнительный элемент И 13 на счетчик 15. Через заданное количество циклов, если сигнал соответстви  с выхода анализатора 4 по вл етс  регул рно в каждом цикле , происходит переполнение счетчика 15, и импульс с его выхода, пройд  через элемент ИЛИ 17, запускает распределитель 3. Если же в каком-либо цикле сигнал соответстви  на выходе анализатора 4 отсутствует , то импульс с выхода первого делител  9 проходит через первый элемент 11 запрета, сбросит в исходно., состо ние счетчик 15 и установит в первое состо ние первьй триггер 7, подготовив устройство синхронизации по циклам к новому циклу анализа. Если же в течение одного цикла на выходе анализатора 4 по вл етс  второй импульс соответстви , то он при наличии разрешающего сигнала с инверсного выхода первого триг- repa 7 и разрешающего сигнала с пр мого выхода второго триггера 8 проходит через второй элемент. . И 6 и запускает второй делитель 10. В дальнейшем работа второго делител  10, второго элемента 12 запрета , второго дополнительного элемента И 14, второго триггера 8 и второго счетчика 16 аналогична работе первого канала устройства синхронизации по циклам, содержащего первьй элемент И 5, первый делитель 9, первьй элемент 11 запрета, первый дополнительный элемент И 13, первый триггер 7 и первый счетчик 15. Параллельно анализатор 1 в конце каждого истинного цикла при получении сигнала несоответстви  прин той кодовой комбинации закону построени  кода из анализатора 4 производит проверку поступившей комбинации на принадлежность ее к служебной посылке . Если полученна  комбинаци  будет отнесена к служебной, то на основании информацииJзаключенной в ней, формируетс  соответствующий сигнал управлени  в распределитель 3, анализатор 4 и первый и второй делители 9 и 10, подготавливающий данные элементы дл  работы с новым кодом. При этом в распределителе 3, первом и втором делител х 9 и 10 измен етс  коэффициент . делени . В дальнейшем устройство синхронизации по циклам работает аналогично. Следующий цикловой импульс на выходе распределител  3 по вл етс  ровно через длительность нового цикла. Тем самым будет обеспечен синхронный переход на новый режим работы без дополнительного церида на синхронизацию.

Дл  однозначности и независимоети алгоритма работы анализатора 1 закон построени  служебной/ посыпки должен быть одинаков дл  всех возможных режимов работы системы пердачи данных. Служебна  посьшка може быть образована следующим образом: на месте информационных разр дов ситематического кода размещаетс  многократное повторение т-разр дной комбинации, соответствующей новому режиму работы, а контрольные символы , полученные от информационной части кода, замен ютс  на инвертированные . Таким образом , образуетс  запрещенна  кодова  комбинаци  с многократным повторением m -разр дной управл ющей комбинации.Критерием приема такой служебной посылки может быть, например, трехкратное повторение m - разр дной комбинации на длине информационной части посылки и несоответствие ее закону построени  кода.

Такое построение служебной посыпки совместно с изложенным критерием приема позвол ет обеспечить высокую веро тность ее правильного приема, а также надежное выделение служебной посылки даже в том случае, если приемна  и передающа  стороны разошлись в режимах работы. Дл  восстановлени  режима работы достаточно повторить служебную посылку и передать вслед за ней последовательност разрешенных комбинаций кода, необходимую дл  осуществлени  полного цикла вхождени  в синхронизм.

Информаци , поступающа на информационный , вход анализатора 1, поразр дно вводитс  в третий регистр 18 (фиг.2) емкостью на (2т+1) разр д На каждом такте производитс  сравнение содержани  1-го, (т +1) и (2т +l)-io разр дов. Если содержимое этих разр дов совпадает и равно 1, то на выходе первого элемента И .23 по вл етс  единичньш импульс, которьш, пройд  через элемент ИЛИ 25, поступает на вход счетчика 26. Если содержимое этих разр дов равно О, то сигналы с выходов этих разр дов инвертируютс  на первом, втором .и третьем элементах НЕ 20 - 22, поступают на второй элемент И 24 и с его выхода в виде единичного импульса, пройд  через элемент ИЛИ 25, поступают на. вход счетчика 26. Если Содержание этих разр дов не совпадает , то импульс на выходе элемента ИЛИ 25 не по вл етс  и тем самым разрешаетс  прохождение через первый элемент 19 запрета . тактового импульса на вход Сброс счетчика 26, который устанавливаетс  в исходное состо ние. При по влении в последовательности информационных символов трехкратного повторени  любой m -разр дной комбинации на выходе элемента ИЛИ 25 формируетс  последовательность из m импульсов, счетчик 26 переполн етс  и импульс с его выхода разрешает запись содержимого первых m разр дов третьего регистра 18 через первый блок 29 ключей в первый регистр 30, где эта информаци  хранитс  до окончани  цикла. В конце цикла , если из анализатора 4 (фиг..1) поступает сигнал соответстви  кодовой комбинации закону построени  кода , -то на выходе третьего элемента И 27 (фиг.2) формируетс  импульс который стирает хран щуюс  в первом регистре 30 информацию, В противном случае,по сигналу с выхода вто рого элемента запрета 28 информаци  из первого регистра30 через второй блок 31 ключей переписываетс  во второй .регистр 32. .Информаци , записанна  во втором регистре 32, анализируетс  в дешифраторе 33, и на соответствующем его выходе образуетс  сигнал управлени .

Таким образом, в устройстве синхронизации по циклам обеспечиваетс  уменьшение времени вхождени  в синхронизм, соответствующее длительности одной служебной посылки.

Claims (2)

1. УСТРОЙСТВО СИНХРОНИЗАЦИИ ПО ЦИКЛАМ, содержащее последовательно соединенные анализатор кода й первый элемент И, последовательно соединенные первый делитель частоты, первый элемент запрета и первый счетчик, последовательно соединенные второй элемент И, второй дели- »

тель частйты, второй элемент запрета и второй счетчик, последовательно соединенные генератор тактовых импульсов и распределитель, причем выход генератора тактовых импульсов подсоединен к тактовым входам первого и второго делителей частоты,а информационный вход анализатора кода является входом устройства, отличающееся тем,что с целью уменьшения времени вхождения в синхронизм в него введены анализатор , служебной посылки,первый и второй триггеры,первый и второй дополнитель; ные элементы И и элемент ИЛИ,при этом выход анализатора кода подсоединен к первому управляющему входу анализатора служебной посылки, к объединенным первым входам второго элемента И и первого и второго дополнительных элементов И и к объединенным запрещающим входам первого и второго элементов запрета, тактовый и второй управляющий входы анали затора служебной посылки подключены соответственно к выходам генератора тактовых импульсов и распределителя, а информационный вход анализатора служебной посылки под- ключей к информационному входу анализатора кода, выход анализатора служебной посылки подсоединен к объединенным установочным входам распределителя, анализатора кода и первого и второго делителей частоты, выход первого делителя частоты под-, соединен к второму входу первого дополнительного элемента И, выход ко- „ торого через первый счетчик и эле- § мент ИЛИ подсоединен к разрешающему входу распределителя, выход второго ' делителя частоты подсоединен к второму входу второго дополнительного элемента И,выход которого через второй счетчик подсоединен к другому входу элемента ИЛИ, выходы первого и второго элементов запрета подсоединены соответственно к входам Установка 1” первого и второго триггеров, входы Установка 0 которых подключены соответственно к дополнительным выходам первого и второго делителей частоты, прямые выходы первого и второго триггеров подсоединены соответственно к вторым входам первого и второго элементов И, инверсный выход первого триггера подсоединен к третьему входу второго элемента И,а выход первого элемента И подсоединен к разрешающему входу первого делителя частоты.

2. Устройство по п. 1, отличающееся тем, что анализатор служебной посылки содержит после1172053 довательно соединенные первый блок ключей, первый регистр сдвига, второй блок ключей, второй регистр сдвига и дешифратор, последовательно соединенные первый элемент И, элемент ИЛИ и счетчик, последовательно соединенные первый элемент НЕ и -второй элемент И, а также третий регистр сдвига, первый и второй элементы запрета, второй и третий элементы НЕ и третий элемент И, причем тактовый вход третьего регистра сдвига подключен к объединенным первым входам первого элемента И и первого элемента запрета и второму входу второго элемента И, выходы первых М разрядов третьего регистра сдвига подсоеди-< йены соответственно к М информационным входам первого блока ключей,вы-j ход (М+1)-го разряда третьего регистра сдвига подсоединен к входу второго элемента НЕ и к второму входу . первого элемента И, выход (2М+1)-го разряда третьего регистра сдвига : подсоединен к входу первого элемента НЕ и к третьему входу первого элемента И, вход третьего элемента

НЕ и четвертый вход первого элемента И подключены к выходу первого разряда третьего регистра сдвига, выходы второго и третьего элементов НЕ подсоединены соответственно к второму и третьему входам второго элемента И, выход которого подсоединен к другому входу элемента ИЛИ, второй вход и выход первого элемента запрета подключены соответственно к выходу элемента ИЛИ и входу ’'Сброс счетчика, выход которого подсоединен к управляющему входу первого блока ключей, управляющие входы первого регистра сдвига и второго блока ключей подключены соответственно к выходам третьего элемента И и второго элемента запрета,при этом объединенныепер* вые входы и объединенные вторые входы третьего элемента И и второго элемента запрета являются соответственно первым и вторым управляющими входами анализатора,тактовый и информационный · входы третьего регистра сдвига являются соответственно тактовым и информационным входами анализаторам выходы дешифратора являются выходами анализатора.