SU1150764A1 - Синтезатор частот - Google Patents

Abstract

1. СИНТЕЗАТОР ЧАСТОТ, содержащий последовательно соединенные фазовый детектор, первый генератор стабильного тока, фильтр нижних частот , управл емый генератор, делитель частоты с переменным коэффициентом делени , первый ключ и регистр сдвига, первый выход которого соединен с R входом RS-триггера, выход которого подключен к другому йходу первого ключа, второй генератор стабильного тока, вход и выход которого соединены соответственно с другим выходом фазового детектора и входом фильтра нижних частот, последовательно соединенные опорный генератор и делитель частоты с фиксированным коэффициентом делени , а также преобразователь ко- дов, кодовые входы которого подключены к соответствующим выходам датчика кода, установочные входы делител  частоты с переменным коэффициентом делени  подключены к соответствующим кодовым выходам -преобразовател  кодов, отличающийс  тем, что, с целью повышени  спектральной чистоты выходного сигнала и уменьшени  времени перестройки, в него введены последовательно соединенные второй ключ и инвертор, третий ключ, а также первый и второй элементы И-ИЛИ, вьпсоды которых подключены к соответствующим входам фазового детектора, первый вход первого элемента И-ИЛИ, первый оход второго элемента И-ИЛИ и первый вход : третьего ключа объединены и подключены к выходу делител  частоты с фиксированным коэффициентом делени , второй вход первого элемента И-ИЛИ объединен с вторым входом второго элемента И-ИЛИ и подсоединен к выходу делител  частоты с переменным коэффициентом делени , первые управл ющие входы первого и второго элементов И-ИЛИ под (Л ключены соответственно к выходу инс вертора и к выходу второго ключа, вторые управл ющие входы первого и второго элементов И-ИЛИ соединены соответственно с выходом второго ключа и с выходом инвертора, первый и втосд рой входы второго ключа подключены соответственно к второму выходу регистра сдвига и к информационному sl выходу преобразовател  кодов, первый О) управл ющий вход которого объединен с D входом регистра сдвига и подключен к выходу R$-триггера, второй управл ющий вход преобразовател  кодов объединен с 5 входом R5 -триггера и подключен к установочному выходу датчика кода, третий управл ющий вход преобразовател  кодов объединен с входом обнулени  регистра сдвига и подключен к выходу третьего ключа, второй вход которого объединен с входом обнулени  делител  частоты с паременным коэффициентом делени  и подключен к первому выходу регистра сдвига.

Description

2. Синтезатор по п. 1, о т л и чающийс  тем, что преобразователь кодов содержит последовательно соединенные блок запоминани , блок вычислени  промежуточного коэффициента делени  и блок коммутации, при этом втора  группа входов блока коммутащ1и, втора  группа вхоДов блока вычислени  промежуточного коэффициента делени  и кодовые входы блока запоминани  объединены и  вл ютс  кодовыми входами преобразовате50764

л  кодов, выходы блока коммутации .  вл ютс  кодовыми выходами преобразовател  кодов, упрарл юи(ие входы блока коммутации, блока вычислени  промежуточного коэффициента делени  и блока запоминани   вл ютс  соответ ственно первым, вторым и третьим управл ющими входами преобразовател  кодов, а информационн1.1й выход блока вычислени  промежуточного коэффиплента делени   вл етс  информационным в-ыходом преобразовател  кодов.

Изобретение относитс  к радиотехнике и может быть использовано дл  генерации сетки частот в широкополое ных радиопередающих и радиоприемных устройствах,

Известен синтезатор частот, содержаисий последовательно соединенные опорный генератор, первый делитель частоты с переменным коэффициентом делени , фазовый детектор, управл емый генератор, второй делитель частоты с переменным коэффициентом делени , датчик синхронизма, счетчик и преобразователь кодов, выход которого подключен к установочному входу второго делител  частоты с переменным коэффициентом делени , выход ко .торого также соединен с другим вхохом датчика синхронизма, а также датчик кода, выходы которого подключены к вторым входам счетчика и преобразовател  кодов, вькод счетчика соединен с установочньгм входом первого делител  частоты с переменным коэффициентом делени  Cll.

Однако спектральна  чистота выходных колебаний такого синтезатора частот недостаточно высока  из-за необходимости расширени  полосы пропускани  фильтра нижних частот, вход щего в состав фазового детектора, из-за изменени  частоты сравнени  в процессе перестройки по диапазону.

Наиболее близким к предлагаемому  вл етс  синтезатор частот, содержащий последовательно соединенные фазевый детектор, первый генератор стабильного тока, фильтр нижних частот.

управл емый генератор, делитель частоты с переменным коэффициентом дешени , первый ключ и регистр сдвига, первый выход которого соединен с R входом RS-триггера, выход которого подключен к другому входу первого ключа, второй генератор стабильного тока, вход и выход которого соединены соответственно с другим выходом фазового детектора и входом фильтра нижних частот, последовательно соединенные опорный генератор и делитель частоты с фиксированным коэффициентом делени , а также преобразователь кодов , кодовые входы которого подключены к соответствующим выходам датчика кода, установочные входы делител  частоты с переменным коэффициентом делени  подключены к соответствующим кодовым выходам преобразовател  кодов Cz.

Однако быстродействие перестройки и спектральна  чистота выходного сигнала этого синтезатора частот недостаточно высокие.

Цель изобретени  - повышение спектральной чистоты выходного сигнала и уменьшение времени перестройки.

Указанна  цель достигаетс  тем, что в синтезатор частот, содержащий последовательно соединенные фазовЕлй детектор, первый генератор стабильного тока, фильтр нижних частот, управл емый генератор, делитель частоты с переменным коэффициентом делени , первый ключ и регистр сдвига, первый выход которого Соединен с R входом RS-триггера, выход которого подключей к другому входу первого ключа, второй генератор стабильного тока, вход и выход которого соединены соот ветственно с другим выходом фазовог детектора н входом фильтра нижних ча тот, последовательно соединенные оп ный генератор и делитель частоты с фиксированным коэффициентом делени  а также преобразователь кодов, кодо вые входы которого подключены к соо ветствующим выходам датчика кода, установочные входы делител  частоты с переменным коэффициентом делени  подключены к соответствующим кодовым выходам преобразовател  кодов, введе ны последовательно соединенные второй ключ и инвертор, третий ключ, а также первый и второй элементы И-ИЛИ выходы которых подключены к соответствуюи (им входам фазового детектора, первый вход первого элемента И-ИЛИ, первый вход второго элемента И-ИЛИ и первый вход- третьего ключа объединены и подключены к выходу делител  частоты с фиксированным коэффициенто делени , второй вход первого элемента И-ИЛИ объединен с вторым входом второго элемента И-ИЛИ и подсоединен к выходу делител  частоты с переменным коэффициентом делени , первые управл ющие входы первого и второго элементов И-ИЛИ подключены соответственно к выходу инвертора и к выходу второго ключа, вторые управл ющие входы первого и второго элементов И-ИЛИ соединены соответственно с выходом второго ключа и с выходом инвертора , первый и второй входы второ го ключа подключены соответственно к второму выходу регистра сдвига и к информационному выходу преобразовате л  кодов, первый управл ющий вход которого объединен с D входом регист ра сдвига и подключен к выходу RSтриггера , второй управл ющий вход преобразовател  кодов объединен с S входом RS-триггера и подключен к установочному выходу датчика кода, третий управл ющий вход преобразовател  кодов объединен с входом обнулени  регистра сдвига и подключен к выходу третьего ключа, второй вход которого объединен с входом обнулени  делител  частоты с переменным коэффициентом делени  и подключен к первому выходу регистра сдвига. Преобразователь кодов содержит последовательно соединенные блок за1 4 поминани , блок вычислени  промежуточного коэффициента делени  и блок коммутаций, при этом втора  группа входов блока коммутации, втора  группа входов блока вычислени  промежуточного кoэффицlieнтa делени  и кодовые входы блока запоминани  объединены и  вл ютс  кодовыми входами преобразовател  кодов, выходы блока , коммутации  вл ютс  кодовыми выходами преобразовател  кодов, управл ющие входы блока коммутации, блока вычислени  промежуточного коэффициента делени  и блока запоминани   вл ютс  соответственно первым, вторым и третьим управл ющими входами преобразовател  кодов, а информационный выход блока вычислени  промежуточного коэффициента делени   вл етс  информационным выходом преобразовател  кодов. На чертеже изображена структурна  электрическа  синтезатора частот . Синтезатор частот содержит опорный генератор 1, делитель частоты с фиксированным коэффициентом делени  (ДФКД) 2, фазовый детектор 3, первый генератор стабильного гока 4, второй генератор стабильного тока 5, фильтр 6 нижних частот, управл емьй генератор 7, делитель частоты с переменным коэффициентом делени  (ДПКД) 8, преобразователь кодов 9, датчик кода 10, первый ключ 11, регистр сдвига 12, второй ключ 13, инвертор 14, третий ключ 15 RS-триггер 16, первый элемент И-ИЛИ 17, второй элемент И-ИЛИ 18. Преобразователь кодов 9 содержит блок коммутации 19, блок вычислени  20 промежуточного коэффициента делени , блок запоминани  21. Синтезатор частот работает следующим образом. В исходном состо нии управл емый генератор 7 вьфабатывает сигнал с частотой f,, , заданный при помощи коэффициента делени  N ДПКД 8 и за счет работы кольца фазовой автоподстройки . Последовательности импульсов на входах фазового детектора 3 имеют одинаковый период, повторени  и нулевой фазовый сдвиг. На выходе фильтра 6 имеетс  посто нное управ ющее напр жение. На управл ющем входе блока коммутащ и.19 сигнал отсутствует и на установочные, входы ПКД 8 через блок коммутации 19 преобразовател  кбдов 9.передаетс  ббз изменени  код частоты f с выходов датчика кода 10. Рдновреме но этот код частоты поступает на входы блока запоминани  21, с выходов которого та же информаци  поступает на первые входы блока вычислени  20. Переключение частоты выходных колебаний осуществл етс  следующим образом. После окончани  набора нового зна чени  частоты 2 установочном выходе датчика кода 10 по вл етс  импульс установки и на кодовых выходах датчика кода 10 одновременно по вл е с  информаци  о новом значении часто ты f , . Импульс установки включает блок вычислени  20 преобразовател  к дов 9, который производит обработку кодов,поступающих на его входы, и на его информационном выходе знака перестройки устанавливаетс  или уровень 0 ,,в зависимости от знака разности частот f. Одновременно импульс установки с выхода датчика кода 10 поступает На S вход RS-триг гера 16 и на его выходе устанавливаетс  уровень 1, под действием кото рого на кодовых выходах преобразовател  кодов 9 по вл етс  код промежуточного коэффициента делени  , сфопорциональньш разности между пред шествующим значением частоты f, , и новым значением fj ДПКД 8 продолжает делить с первоначальным коэффициентом N до окончани  Ц11кла делени  и по влени  на его выходе очередного импульса. В момент окончани  цикла делени  происходит установка коэффициента делени  ДПКД 8 . Начинаетс  промежуточный цикл делени , необходимый дл  того, чтобы импульсы с выходов ДФКД 2 и ДПКД 8 по вились на входах фазового детектора 3 в последовательности и с задержкой, необходимыми дл  формировани  фазовым детектором 3 нового значени  управл ющего напр жени , соответствующего установленному значению частоты fg. При ЭТОМ последовательность по влени  импульсов и врем  задержки определ ютс  соответственно знаком и величиной расстройки. В зависимости от знака расстройки -при помощи второ го ключа 13, инвертора 14 и первого и второго.элементов 17 и 18 входы фазового детектора 3 подключаютс  или к выходам ДПКД 8 и ДФКД 2 ИЛИ наоборот - к вькодам ДФКД 2 и ДПКД 8 соответственно. Переключение входов фазового детектора 3 осу цествл етс  по сигналу 1 с второго выхода регистра сдвига 12 при окончании последнего цикла делени  ДПКД 8 с первоначальным коэффициентом N. С по влением импульса на выходе ДПК/J 8 в промежуточном 1щкле делени  на первом выходе регистра сдвига 12 по вл етс  уровень 1, который блокирует ДПКД 8, а на втором выходе регистра сдвига 12 по вл етс  уровень О. При этом на выходах преобразовател  кодов 9 по вл етс  код N2, соответствующий новому значению частоты fj . Очередной импульс с выхода ДФКД 2 поступает в зависимости от знака расстройки или на первый, или на второй входы фазового детектора 3 и одновременно на второй вход третьего ключа 15, на выходе которого по вл етс  сигнал, с помощью которого происходит запись информации о новом значении частоты fj в блоке запоминани  21 преобразовател  кодов 9. Одновременно с этим снимаетс  блокировка с ДПКД 8 и начинаетс  новый цикл делени  с коэффициентом.делени  N. Алгоритм работы преобразокодов 9 описываетс  выраженивател  ем период частоты сравнени  ; коэффициент делени  ДПКД 8; эквивалентна  крутизна управлени  управл емым генератором 7 (значени  и и Uj определ ютс  по хранимой в блоке вычислени  20 характеристике управлени  (U) управл емого генератора 7); ч . эквивалентна  крутизна l4-iiJ характеристики преобразовани  фазового детектора 3. Значени  t и t определ ютс  по записанной в блоке вычислени  20 характерпстике преобразовани  (-t). Каждому значению управл ющего напр жени  на выходе фазового детектора 3 соответствует определенное значение временной задержки. Знак перестройки определ етс  зна ком разности . . . Зависимость между частотами выход ных сигналов f и f и соответствующими им коэффициентами делени  ДПКД N и N описываетс  выражени ми М. ; -ьи. Таким образом, в предложенном син тезаторе частот при перестройке рассогласование отрабатываетс  в одного периода сравнени  без измене- ни  частоты сравнени . Ошибка установки нового значени  управл ющего напр жени  незначительна и отрабатываетс  цепью фазовой автоподстройки частоты. Так как изменение управл ющего напр жени  при перестройке происходит непрерывно, а дпительность этого процесса может достигать одного периодг1 TO, то скорость, с которой измен етс  управл ющее напр жение имеет гораздо меньшее значение, чем в прототипе и следовательно по вл етс  возможность применени  фильтра 6 с большей посто нной , что позволит повысить спектральную чистоту выходного сигнала.

Claims (2)

1. СИНТЕЗАТОР ЧАСТОТ, содержащий последовательно соединенные фазовый детектор, первый генератор стабильного тока, фильтр нижних частот, управляемый генератор, делитель частоты с переменным коэффициентом деления, первый ключ и регистр сдвига, первый выход которого соединен с R входом^ RS-триггера, выход которого подключен к другому Входу первого ключа, второй генератор стабильного тока, вход и выход которого соединены соответственно с другим выходом фазового детектора и входом фильтра нижних частот, последовательно соединенные опорный генератор и делитель частоты с фиксированным коэффициентом деления, а также преобразователь ко- дов, кодовые входы которого подключены к соответствующим выходам датчика кода, установочные входы делителя частоты с переменным коэффициентом 'деления подключены к соответствуюпцгм кодовым выходам преобразователя кодов, отличающийся тем, что, с целью повышения спектральной чистоты выходного сигнала и уменьшения времени перестройки, в него введены после довательно соединенные второй ключ и инвертор, третий ключ, а также первый и второй элементы И—ИЛИ, выходы которых подключены к соответствующим входам фазового детектора, первый вход первого элемента И—ИЛИ, первый вход второго элемента И-ИЛИ и первый вход : третьего ключа объединены и подключены к выходу делителя частоты с фиксированным коэффициентом деления, второй вход первого элемента И-ИПИ объе динен с вторым входом второго элемента И-ИЛИ и подсоединен к выходу дели теля частоты с переменным коэффициентом деления, первые управляющие входы первого и второго элементов И-ИЛИ подключены соответственно к выходу инвертора и к выходу второго ключа, вторые управляющие входы первого и второго элементов И-ИЛИ соединены соот ветственно с выходом второго ключа и с выходом инвертора, первый и второй входы второго ключа подключены соответственно к второму выходу регистра сдвига и к информационному выходу преобразователя кодов, первый управляющий вход которого объединен сD входом регистра сдвига и подключей к выходу RS-триггера, второй управляющий вход преобразователя кодов объединен с 5 входом RS -триггера и подключен к установочному выходу датчика кода, третий управляющий вход преобразователя кодов объединен с входом обнуления регистра сдвига и подключен к выходу третьего ключа, второй вход которого объединен с входом обнуления делителя частоты с переменным коэффициентом деления и подклю чен к первому выходу регистра сдвига.

2. Синтезатор по п. 1, о т л и чающийся тем, что преобразователь кодов содержит последовательно соединенные блок запоминания, блок вычисления промежуточного коэффициента деления и блок коммутации, при этом вторая группа входов блока коммутации, вторая группа входов блока вычисления промежуточного коэффициента деления и кодовые входы блока запоминания объединены и являются кодовыми входами преобразовате ля кодов, выходы блока коммутации . являются кодовыми выходами преобразователя кодов, управляющие входы блока коммутации, блока вычисления промежуточного коэффициента деления и блока запоминания являются соответ ственно первым, вторым и третьим управляющими входами преобразователя кодов, а информационный выход блока вычисления промежуточного коэффициента деления является информационным в-ыходом преобразователя кодов.