SU1136171A1 - Устройство дл проверки полноты тестировани программ - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ПРОВЕРКИ ПОЛНОТЫ ТЕСТИРОВАНИЯ ПРОГРАММ содержащее блок пам ти, адресный и управл ющий входы чтени  которого  вл ютс  соответственно информационным входом и входом запуска проверки устройства, информационный выход блока пам ти  вл етс  выходом проверки устройства, отличающеес  тем, что, с целью увеличени  полноты контрол , в него введены сумматор и элемент задержки, причем вход запуска проверки устройства через элемент задержки соединен с управл ющим входом записи блока пам ти, информационный выход блока пам ти соединен с входом первого операнда сумматора, вход второго операнда которого соединен с входом единичного потенциала устройства, выход сумматора соединен с информационным входом блока пам ти . о:) О)

Description

Изобретение относитс  к цифровой вычислительной технике и может быть использовано дл  проверки полноты тестировани  программ специализированных управл ющих цифровых вычислительных машин, которые имеют посто нное запоминающее устройство (ПЗУ) дл  размещени  программ, а также допускают возможность подключени  вместо ПЗУ внешнего наладочного блока пам ти. Известно устройство дл  трассировки программ, содержащее блок пам ти (стек), который подключаетс  к магистрали ЦВМ, логические узлы и схемы индикации. После запуска исследуемой программы в ЦВМ логические узлы обеспечивают последовательное заполнение стека адресами выполн емых команд переходов, причем после заполнени  последнего адреса организуетс  запись с начального адреса. При остановке программы устройство индикации дает возможность отобразить содержимое стека 1. Однако это устройство ориентировано на отладку программ и может дать ограниченную оценку полноты тестировани , так как оно содержит стек дл  запоминани  конечной последовательности адресов команд только одного типа (перехода) и не дает возможности оценки полноты тестировани  по известным критери м оценки качества теста. Наиболее близким по технической сущности к предлагаемому  вл етс  устройство дл  проверки полноты тестировани  программ , которое состоит из одноразр дного блока пам ти и управл ющего логического блока. Одноразр дный блок пам ти работает параллельно с наладочным блоком пам ти специализированной ЦВМ. При запуске исследуемой программы в ЦВМ логический узел обеспечивает по вление сбоев в работе ЦВМ при обращении к тем адресам блока пам ти, в которые предварительно записываютс  единицы 2. Однако известное устройство позвол ет оценить только качество тестировани  системы защиты исследуемой программы от аппаратно обнаруживаемых сбоев и не дает возможности систематически оценить качество тестировани  по известным критери м . Целью изобретени   вл етс  повышение полноты тестировани  программ по систематическому критерию, основанному на фиксации в режиме реального функционировани  всех обращений исследуемой программы ЦВМ к командам и операндам. Поставленна  цель достигаетс  тем, что в устройство дл  проверки полноты тестировани  программ, содержащее блок пам ти , адресный и управл ющий входы чтени  которого  вл ютс  соответственно информационным в-ходом и входом запуска проверки устройства, информационный выход блока пам ти  вл етс  выходом проверки устройства , введены сумматор и элемент задержки, причем вход запуска проверки устройства через элемент задержки соединен с управл ющим входом записи блока пам ти, информационный выход блока пам ти соединен с входом первого операнда сумматора , вход второго операнда которого соединен с входом единичного потенциала устройства, выход сумматора соединен с информационным входом блока пам ти. На фиг. 1 приведена структурна  электрическа  схема предлагаемого устройства; на фиг. 2 - диаграмма работы устройства; где €м - период обращени  ЦВМ () к ПЗУ, Бйс - цикл считывани  в блоке пам ти , с, - врем  установлени  суммы на выходе сумматора, Cj - врем  задержки сигнала в элементе задержки, бпз - цикл записи в блоке пам ти, Sy - цикл работы устройства. Устройство дл  проверки полноты тестировани  программ содержит блок 1 пам ти, элемент 2 задержки и сумматор 3. Адресные входы и управл ющие входы чтени  блока 1 пам ти соединены с соответствующими выходами ЦВМ 4 параллельно с ПЗУ 5 (или наладочным блоком пам ти ), содержащим исследуемую программу. Первый вход сумматора 3 подключен к выходным информационным выходам блока 1 пам ти на второй вход сумматора 3 посто нно подаетс  единица, а выход сумматора 3 подключен к входу первого блока 1 пам ти. Выход элемента 2 задержки подключен к входу «Запись блока 1 пам ти. Второй вход блока I пам ти соединен с инструментальной ЦВМ 6, котора  используетс  дл  подготовки устройства к работе и дл  обработки полученных устройством результатов. Устройство работает следующим образом . Предварительно в блоке 1 пам ти обнул ютс  все  чейки с помощью инструментальной ЦВМ 6. Далее на ЦВМ 4 опускаетс  тестируема  программа. Поскольку устройство подключено к адресной магистрали и управл ющей линии «Чтение ЦВМ 4 параллельно с ПЗУ 5, то одновременно с обращением ЦВМ 4 по некоторому адресу за командой или операндом происходит считывание по тому же адресу информации из блока 1 пам ти. Число, считанное из блока 1 пам ти, поступает на первый вход сумматора 3, где к нему прибавл етс  единица , посто нно подаваема  (схемной реализацией ) на второй вход сумматора 3. Получившеес  число записываетс  в блок 1 пам ти по тому же адресу по сигналу записи , формируемому из сигнала считывани , задержанного на величину элемента 2 задержки . Таким образом, кажда   чейка

,блока 1 пам ти работает как счетчик числа обращений к ней. Разр дность блока 1 пам ти соответствует максимально допустимому числу обращений к какой-либо команде (операнду) дл  тестировани  программ . Объем блока 1 пам ти равен объему ПЗУ 5 -ЦВМ 4.

При таких услови х устройство обеспечивает подсчет числа обращений к каждой команде (операнду) при тестировании программ. Полученное распределение обращений ко всем командам и операндам программ передаетс  в инструментальную ЦВМ 6 дл  обработки и дает возможность объективно оценить качество и полноту тестировани  по числу обращений/ко всем адресам . В частности, при отсутствии обращений по некоторым адресам ПЗУ 5 (нули в соответствующих  чейках блока 1 пам ти) тест

программы не удовлетвор ет критерию покрыти  всех операторов. Устройство ,дает также возможность целенаправленно формировать последовательность тестов дл  обеспечени  качества и полноты тестировани .

Эксперименты показывают, что дл  программ , работающих в реальном масщтабе времени, тесты, выбранные по функциональному признаку, не охватывают около 1,5% объема исследуемой программы.

Предлагаемое устройство позвол ет добитьс  ЮО /о-ного охвата программы тестом , что дает возможность вы вить на предварительном этапе по 70% ошибок, ранее обнаруживающихс  только на этапе эксплуатации программ. Кроме того, устройство позвол ет также сократить объем тестировани  программ в 2-3 раза путем удалени  сильно пересекающихс  тестов.

.ТбПС

,Гс

гз

rjL

Считыбание

Информаци  на Выходе

ffAQKo пам ти / Инозормаци  на бымде

сумматора Запись

fpuz,2

Claims (1)

1. УСТРОЙСТВО ДЛЯ ПРОВЕРКИ ПОЛНОТЫ ТЕСТИРОВАНИЯ ПРОГРАММ, содержащее блок памяти, адресный и управляющий входы чтения которого являются соответственно информационным входом и входом запуска проверки устройства, информационный выход блока памяти является выходом проверки устройства, отличающееся тем, что, с целью увеличения полноты контроля, в него введены сумматор и элемент задержки, причем вход запуска проверки устройства через элемент задержки соединен с управляющим входом записи блока памяти, информационный выход блока памяти соединен с входом первого операнда сумматора, вход второго операнда которого соединен с входом единичного потенциала устройства, выход сумматора соединен с информационным входом блока памяти.

   5S £

   ФигА