SU1132295A2 - Вычислительный узел цифровой сетки - Google Patents

Abstract

ВЫЧИСЛИТЕЛЬНЫЙ УЗЕЛ ЦИФ-. РОВОЙ СЕТКИ по авт. св. К 800997, отличающийс  тем, что, с целью повышени  точности решени  дифференциальных уравнений, в узел дополнительно введены первьш и второй триггеры, первый и второй коммутаторы и регистр правой части, а блок управлени  выполнен в виде первого и второго триггеров, первого, ;второго, третьего, четвертого, п того , шестого, седьмого, восьмого, дев того,дес того,одиннадцатого,двенадцатого ,тринадцатого,четырнадцато ,го и п тнадцатого элементов И,первого, второго, третьего и четвертого счетчиков, первого, второго, третьего . и четвертого элементов НЕ, элемента И-НЕ, первого, второго и третьего элементов ИЛИ, дешифратора и генератора тактовьк импульсов, выход которого соединен с первым входом первого элемента И, второй вход которого соеданен с выходом первого триггера, первый вход которого соединен с первым установочным входом первого счетчика, счетный вход которого подключен к выходу первого элемента И, выходы разр дов первого счетчика подключены к входам дешифратора, первый выход которого подключен к второму установочному входу первого счетчика, второй выход дешифратора подключен к первому входу второго триггера, выход которого соединен с первыми входами второго, третьего и четвертого элементов Ни через первьш элемент НЕ - с первыми входами п того, шестого и седьмого элементов И, выход последнего соединен с вторым входом второго тригге (Л ра, выходы четвертого и седьмого элементов И подключены к третьему и четвертому установочным входам с с; первого счетчика, выход четвертого элемента И соединен со счетным входом второго счетчика, выходы разр дов которого через элемент И-НЕ соединены с вторым входом второго :о ю элемента .И и входом второго элемента НЕ, выход которого подключен к второSD ГГ му входу четвертого элемента И, третий вход которого соединен с :л вторыми входами шестого и седьмого элементов И, первыми входами восьмого и дев того элементов И и входом третьего элемента НЕ и подключен к выходу дес того элемента И, входы которого соединены с выходами третьего счетчика, счетный вход которого соединен с третьим выходом дешифратора, четвертый выход которого соединен со счетным входом четвертого счетчика, выходы которого через одиннадцатый элемент И сое

Description

динены с входом четвертого элемента НЕ, четвертым входом четвертого эле мента И, третьими входами шестого и седьмого элементов И, вторым вход восьмого элемента И и первыми входами двенадцатого и тринадцатого элементов И, установочные входы третьего и четвертого счетчиков соединены соответственно с п тым и шестым установочными входами первого счетчика и подключены соответственно к выходам тринадцатого и четьфнадцатого элементов И, первьй вход четырнадцатого, элемента И соединен с вторым входом двенадцатого элемента И и подключен к п тому выходу дешифратора, вторые входы третьего и п того элементов И объединены и подключены к шестому выходу дешифратора, седьмой выход которого соединен с п тым входом четвертого элемента И и четвертым входом шестого элемента И, восьмой выход дешифратора соединен с третьими входа}4И второго и восьмого элементов И и вторым входом тринадцатого элемента И, третий вход кото рого объ единен с первым входом п тнадцатого элемента И и подключен к выходу третьего элемента НЕ, вторые входы дев того и п тнадцатого элеме тов И объединены и подключены к дев тому выходу дешифратора, дес тый выход которого соединен с четвертым входом седьмого элемента И, второй, вход четырнадцатого элемента И подключен к выходу четвертого элемента НЕ, третий выход дешифратора сое динен с первыми входами первого и второго элементов ИЖ, второй вход первого элемента ИЛИ соединен с чет вертым ВЫХОДОМ дешифратора, одиннад цатый выход которого подключен к первому входу третьего элемента ИЛИ вторые входы второго и третьего элементов ИЛИ объединены и подключе Hfci к выходу двенадцатого элемента И выход второго элемента И подключен к первому входу первого триггера, причем первый и второй входы первого и второго триггеров соединены соответственно с. вьгходами третьего п того элементов И блока управлени  пр мой и инверсный выходы первого и второго триггеров соединены соответ ственно с первым и вторым входами первого и второго коммутаторов, третьи и четвертые входы первого и второго коммутаторовобъединены и 5 подключены к выходам блока анализа, тактовые входы которого подключены к выходу первого элемента ИЛИ блока управлени  и четвертому выходу дешифратора блока управлени , выходы первого и второго коммутаторов соединены соответственно с группой управл ющих входов первого и второго преобразователей кодов, управл ющие входы которых объединены с управл ющими входами третьего и четвертого преобразователей кодов и подключены к выходу первого элемента ИЛИ блока управлени ,первый выход дешифратора блока управлени  и выход дев того элемента И блока управлени  подключены к управл ющим входам регистра правой части, информационные входы которого соединены с информационными входами узла, выход регистра правой . части соединен с вторым информационным входом регистра частных сумм, второй вход первого триггера блока управлени , седьмой установочный вход первого счетчика блока управлени  и счетньм вход второго счетчика блока управлени  подключены к информационным входам узла, выходы шестого , восьмого, двенадцатого и тринадцатого элементов И, первый и одиннадцатый выходы дешифратора, , выходы второго и третьего элементов ИЛИ  вл ютс  соответствующими выходами блока управлени . 2. Узел по п. 1, отличающийс  тем, что преобразователь кодов выполнен в виде элемента НЕ, первого, второго и третьего элементов И, триггера и элементна ИЛИ, первьй вход которого соединен с выходом первого элемента И, первьй вход которого подключен .к инверсному выходу триггера, пр мой выход которого подключен к первым входам второго и третьего элементов И, / вторые входы которых объединены и через элемент НЕ соединены с вторым входом первого элемента И, первьй вход Триггера соединен с выходом второго элемента И, третий вход которого соединен с третьим входом третьего элемента И, выход которого соединен с вторым входом элемента РШИ, выход которого  вл етс  выходом преобразовател  кодов, второй вход триггера  вл етс  управл ющим входом преобразовател  кодов , третий вход третьего элемента И и четвертый вход второго элемента И образуют группу управл ющих преобразовател  кодов, второй входов третьего элемента И  вл етс  информавход . ционным входом преобразовател  кодов. 1132295

f

Изобретение относитс  к области вычислительной техники и предназначено дл  построени  устройств , ориентированных на решение задач математической физики, описываемых дифференциальными уравнени ми , в частных производных.

По основному авт. св. № 800997 известен вычислительный узел цифровой сетки, содержащий мцоговходовьш сумматор, сдвиговый регистр и группу элементов И, выходы которых  вл ютс  группой выходов узла, а входы подключены к группе выходов сдвигового регистра, тактовые вхоДы сдвигового регистра, элементов И группы соединены с тактовым входом узла, регистры коэффициентов, преобразователи кодов, регистр частичны сумм и блок анализа, входы регистров коэффициентов соединены с информационным входом узла, а выходы с входами соответствующих преобразователей кодов, выходы которых соединены с группой входов многовходового сумматора, выход которого соединен с первым входом регистра частиных сумм, второй вход которого соединен с информационньм входом узла, а выход с входом многовходового сумматора и входом сдвигового регистра, вход блока анализа соединен с выходом сдвигового регистра, а выход с управл ющим выходом узла, тактовые входы регистров коэффициентов, регистра частичных сумм и блока анализа соединены с тактовым входом узла , S- управл ющие входы преобразователей кодов - с управл ющим входом узла, управл ющие, входы-регистров коэффициентов, регистра частичных сумм, сдвигового регистра, группы элементов И и блока анализа соединен с управл ющей шиной, блок анализа содержит элементы пам ти, а также элементы И и ИЛИ, причем первые входы элементов пам ти соединены с тактовым входом блока, вход первого элемента пам ти подключен к входу

блока, первые выходы элементов пам ;ти соединены соответственно с первыми входами первого и второго элементов И, выходы которых соединены с соответствующими входами элемента ИЛИ, выход каждого  вл етс  выходом блока, второй выход второго, элемента пам ти соединен с входом второго элемента пам ти, втофым входом второго элемента И и выходом блока, второй выход второго элемента пам ти соединен с вторым входом первого .элемента И, преобразователь кодов содержит два элемента НЕ, два элемента И и элемент ИЛИ, причем выходы первого и второго элементов НЕ соединены соответственно с первыми входами первого и второго элементов И, выходы которых подключены к , соответствующим входам элемента.ИЛИ, выход которого  вл етс  выходом преобразовател , вторые входы элементов И и третий вход первого элемента И соединены соответственно с управл ющим входом преобразовател , вход которого соединен с входом первого элемента НЕ и третьим входом второго элемента И lj .

Недостатком известного устройства  вл етс  низка  точность рещени .

Цель изобретени  - повышение точности решени  дифференциальньпс уравнений.

Поставленна  цель достигаетс  тем, что в вычислительный узел цифровой сетки дополнительно введены первьй и второй триггеры, первый и второй коммутаторы и регистр правой части, а блок управлени  выполнен в виде первого и второго триггеров , первого - п тнадцатого элементов И, первого - четвертого счетчиков , первого - четвертого элементов НЕ, элемента И-НЕ, первого, второго и третьего элементов ИЛИ, дешифратора и генератора тактовых импульсов , выход которого соединен с первым входом первого элемента И, второй вход которого соединен с выходом первого триггера, первый вход которого соединен с первым установочным входом первого счетчика , счетньй вход которого подключен к выходу первого элемента И, выходы разр дов первого счетчика подключены к входам дешифратора, первый выход которого подключен к второму установочному входу первого счетчика, второй выход дешифратора подключен к первому входу второго триггера, выход которого соединен с первыми входами второго, третьего и четвертого элементов И и через первый элемент НЕ - с- первыми входами п того, шестого и седьмого эле ментов И, выход последнего сдединен с вторым входом второго триггера, выходы четвертого и седьмого .элементов И подключены к третьему и четвертому установочным входам,первого счетчика, выход четвертого эле мента И соединен с счетным входом второго счетчика, выходы разр дов которого через элемент И-НЕ соедине ны с вторым входом второго- элемента И и второго элемента НЕ, выход которого подключен к второму вх ду четвертого элемента И, третий вход которого соединен с вторыми . входами шестого и седьмого элементов И, первыми входами восьмого и дев того элементов И и входом третьего элемента НЕ и подключен к выходу дес того элемента И, входы которого соединены с выходами третьего счетчика, счетный вход которого соединен с третьим выходом Дешифратора, четвертьй выход которого соединен со счетным входом четвертогосчетчика, выходы которого через, одиннадцатый элемент И соединены с входом четвертого элеме та НЕ, четвертым входом четвертого элемента И, третьими входами шестого и седьмого элементов И, вторым входом восьмого элемента И и первыми входами двенадцатого и тринадцатого элементов И, установочные входы третьего и четвертого счетчиков соединены соответственно с .п тьм и шестым установочными входами первог счетчика и подключены соответственн к выходам тринадцатого и четырнадцатого элементов И, первый вход четырнадцатого элемента И соединен с вторым входом двенадцатого элемента И и подключен к п тому выходу дешиф ратора, вторые входы третьего и п т го элементов И объединены и подключены к шестому вьсходу дешифратора, седьмой выход которого соединен с п тым входом четвертого элемента И и ; четвертым входом шестого элемента И, восьмой выход дешифратора Соединен с третьими входами второго и восьмого элементов И и вторым входом тринадцатого элемента И, третий вход которого объединен с первым входом п тнадцатого элемента И и подключен к выходу третьего элемента НЕ, вторые входы дев того и п тнадцатого элементов И объединены и подключены к дев тому выходу дешифратора, дес тьп выход которого соединен с четвертым входом седьмого элемента И, второй вход четырнадцатого элемента И подключен к выходу четвертого элемента НЕ, третий выход дешифратора соединен с первь1ми входами первого и .второго .элементов 1ШИ, второй вход первого элемента ИЛИ соединен с четвертым выходом дешифратора, одиннадцатый выход которого подключен к первому входу третьего элемента Ш1И, вторые входы второго и третьего элементов РШИ объединены и подключены к выходу двенадцатого элемента И, выход второго элемента И подключен к первому входу первого триггера, причем первый и второй входы первого и второго триггеров соедин.ены соответственно с выходами третьего и п того элементов И блока управлени , пр мой и инверсный выходы первого и второго триггеров соединены соответственно с первым и вторым входом первого и второго коммутаторов, третьи и четвертые входы первого и второго коммутаторов объединены и подключены к выходам блока анализа, тактовые входы которого подключены к выходу первого элемента ИЛИ блока управлени  и четвертому входу дешифратора блока управлени , выходы первого и второго коммутаторов соединены соответственно с группой управл ющих входов первого и второго преобразователей кодов, управл ющие входы которых объединены с управл ющими входами третьего и четвертого преобразователей кодов и подключены к выходу первого элемента ИЛИ блока управлени , первый выход дешифратора блока управлени  и выход дев того элемента И блока управлени  подключены к управл ющим входам регистра правой части, информационные входы которого соединены с информационными входами узла, выход регистра правой части соединен с вторым информационным входом регистра частных сумм, второй вход первого триггера блока управлени , седьмой установочньй вход первого счетчика блока управлени  и счетный вход второго счетчика блока управлени  подключены к информ ционным входам узла, выходы шестого восьмого, двенадцатого и п тнадцатог элементов И, первый и одиннадцатый выходы дешифратора, выходы второго и третьего элементов ИЛИ  вл ютс  соответствующими выходами блока управлеци . Кроме того, преобразователь кодов вьтолнен в виде элемента НЕ, первого, второго и третьего элементо И, триггера и элемента ИЛИ, первый вход которого соединен с выходом первого элемента И, первьй вход которого подключен к инверсному выходу триггера, пр мой выход которого подключен к первым входам второго и третьего элементов И, вторые входы которых объединены и через элемент НЕ соединены с вторым входом первого элемента -И, первый вход триггера сое динен с выходом второго элемента И, третий вход которого соединен с третьим входом третьего элемента И, выход которого соединен с вторым входом элемента ИЛИ, выход которого  вл етс  выходом преобразовател  коДОН , второй вход триггера  вл етс  управл ющим входом преобразовател  кодов, третий вход третьего элемента И и четвертьш вход второго элемента И образуют группу управЛЯЮ1ЦИХ входов преобразовател  кодов второй вход третьего элемента И  вл етс  информационным входом преобр зовател  кодов. На фиг. 1 изображена блок-схема устройства; на фиг. 2-блок анализа; на . 3 - преобразователь кода; на фиг. 4 - регистр коэффициентов; на фиг. 5 - регистр правой части; на фиг. 6 - коммутатор; на фиг. 7 блок управлени . В состав устройства вход т регис ры 1 коэффициентов, преобразователи 2 кодов, многовходовьп сумматор 3, регистр 4 частичных сумм, сдвиговый регистр 5, группа элементов И 6,бло 7 анализа, коммутатор 8, регистр 9 956 правой части, блок 1.0 управлени  и триггер 11. Входы 12 и 13 регистров I коэфф циентов соединены с информационной шиной,- а выходы - с входами преобразователей 2 кодов, выходы которьк соединены с входами многовходового сумматора 3, вькод которого соединен с входом регистра 4 частичных сумм, перва  группа параллельных входов 14 которого соединена с информационной шиной, а втора  - с параллельным входом регистра 9 правой части, параллельные входы 14 и 15 которого соединены с информационной шиной узла, выход регистра 4 частичных сумм соединен с входом многовходового сумматора 3 и входом сдвигового регистра 5, параллельный выход которого соединен с входом группы элементов И 6, а выход младшего разр да - с входом блока 7 анализа, выходы которого  вл ютс  выходами 16 и 17 узла и соединены с первыми управл ющими входами коммутаторов 8, выходы которых соединены с управл ющими входами первых двух преобразователей 2 кодов, управл ющие входы . двух других преобразователей 2 кодов и вторые управл ющие входы коммутаторов соединены с соответствующими входами 18-25 узла, треть  пара входов коммутаторов 8 соединена с выходами соответствующих триггеров 11. Выход группы элементов И 6  вл етс  выходом 26 узла, управл ющие входы 27 - 29 регистров 1 коэффициентов 28 и 29 регистра 9 правой части, 29 - 32 регистра 4 частичных сумм, 33-35 сдвигового регистра 5, 36 группы элементов И 6, 37 и 38 триггеров 11 и 39 и 40-блока 7 анализа, а также установочные входы преобразователей 2 кодов соединены с выходами 27 - 40 блока управлени , входы 41 - 43 которого соединены с информационной шиной узла. Блок 7 анализа состоит из двух элементов пам ти 44 и 45, двух элементов И 46 и 47, ИЛИ 48. Управл ющие входы элементов пам ти 44 и 45 соединены с управл ющими входами 39 и 40 блока 7 анализа соответственно . Информационный вход 49 блока 7 анализа соединен с вхоом элемента пам ти 44, первьй выход которого соединен с входом элемен7 та пам ти 45, первым выходом 16 бл ка 7 анализа и первым входом элеме та И 47. Второй выход элемента пам ти 44 соединен с первьм входом эле мента И 46, второй вход которого соединен с первым выходом элемента пам ти 45. Второй вход элемента па м ти 45 соединен с вторым входом элемента И 47, выход которого соед нен с входом элемента ИЛИ 48, втор вход которого соединен с выходом элемента И 46, а выход с вторым вых дом 17 блока 7 анализа. В цифровом узле примен етс  алг ритм сокращенного умножени . Но этому алгоритму контролируютс  тек щий р-й и младший (р+1)-й разр ды множител , которые хран тс  в элем тах пам ти 44 и 45 соответственно. По управл ющему сигналу 39 младший (р+1)-й разр д с входа 49 запоминаетс  в элементе пам ти 44. Затем на вход 49 блока 7 анализа поступает текущий р-й разр д и при подаче управл ющих сигналов 39 и 40 р-й и (р+1)-й разр ды запоминаютс  в элементах пам ти 44 и 45 соответственно . На остальных элементах соб рана схема сравнени , на выходе 16 которой устанавливаетс .сигнал XI равный 1 если контролируемые разр ды не равны и необходимо делать сложение или вычитание. Если сигнал Х2 равен 1, то провод т вычитание, а если О - сложение. Преобразователь 2 кодов предназначен дл  формировани  пр мого или дополнительного кодов содержимого регистров 1 коэффициентов или пропуска кода;тождественного нулю. Преобразователь 2 кодов состоит из элемента НЕ 50, трех элементов И 51 - 53, элемента ИШ1 54 и триггера 55. Вход 56 преобразовател  2 кода . соединен с входом элемента НЕ 50 и первыми входами элементов И 51 и 52 выход последнего соединен с нулевым входом триггера 55, единичный вход которого соединен с входом 39 преобразовател  2 кодов, а пр мой и инверсный выходы триггера соединены соответственно с вторыми входами элементов И 51 и 52 и первым входом элемента И 53, второй вход которого соединен с выходом элемента НЕ 50, а вькод - с первым входом элемента ИЛИ 54, второй вход кото5 . рого соединен с выходом элемента И 51, а выход  вл етс  выходом 57 преобразовател  2 кода, вход 58 которого соединен с третьими входами элементов И 51 и 52, выходами 58 коммутаторов 8 дл  первого и второго преобразователей 2 кода и входами 20 и 22 узла дл  третьего и чет«вертого преобразователей 2 кодов соответственно. Вход 59 преобразовател  2 кодов соединен с четвертым входом элемента И 52 и выходами 59 коммутаторов 8 дл  первого и второго преобразователей 2 кода, а также с входами 21 и 23 узла дл  третьего и четвертого преобразователей 2 кодов соответственно. Преобразователь 2 кодов работает следующим образом. Сначала по сигналу на входе 39 преобразовател  2 кода триггер 55 устанавливаетс  в единичное состо ние и инверсным выходом блокирует элемент И 53. Если XI на входе 58 преобразовател .2 кодов равен О, то через элемент .И 51 и элемент ИЛИ 54 на выход 57 преобразовател  2 поступает код тождественный нулю. Если при XI равном 1 Х2 на входе 59 равен О, то через элемент И 51 и элемент ИЛИ 54 пр мой код регистра t коэффициентов с входа 56 преобразовател  2 кодов поступает на выход 57. При Х2 равном 1 на выходе 57 преобразовател  кода 2 вьщаетс  дополнительный код регистра 1 коэффициентов . Дл  этого до первой младшей единицы кода регистра 1 коэффициентов на выходе 57 преобразовател  2 кодов вьщаетс  код тождественньш нулю. При-поступлении первой единицы на вход 56 преобразовател  2кодов она через элемент И 51 и элемент ИЛИ 54 поступает на выход 57 преобразовател  2 кодов и через элемент И 52 триггер 55 устанавливаетс  в нулевое состо ние. Пр мой выход триггера 55 блокирует элемент И 51, а инверсный выход разблокирует элемент И 53. В дальнейшем обратный .код через элемент НЕ 50, элемент И 53 и элемент И 54 поступает на выход 57 преобразовател  2 кодов. Регистры 1 коэффициентов предназначены дл  хранени  разр дных коэффициентов . Регистр 1 коэффициентов состоит из сдвигового регистра младших разр дов и сдвигового регистра 61rW старших разр дов, В регистре 60 хранитс  коэффициент дл  нечетных узлов в регистре 61 - коэффициент дл  четных узлов. Два управл ющих входа сдвиговых регистров 60 и 61 соединены с управл ющими входами 28 и 29 регистра 1 коэффициентов соответственно . Управл ющий вход 27 регистра 1 коэффициентов соединен с третьим управл ющим входом сдвигового регистра 61, выход младшего разр да которого соединен с последовательным выходом 56 регистра 1 коэффициентов и входами старших разр дов сдвиговых регистров 60 и 61. Выход младшего разр да сдвигового регистра 60 соединен с входом старшего разр да сдвигового регистра 61. Параллельные входы обоих сдвиговых регистров 60 и 61 соединены с информационными входами 12 и 13 регистра 1 коэффициентов соответственно. При единичном значении управл ющего входа 29 осуществл етс  прием информации в сдвиговые регистры 60 и 61 с входов 12 и 13 соответственно Управл ющий вход 27 осуществл ет циклический сдвиг сдвигового регистр 61, а управл ющий вход 28 - циклический сдвиг обоих, сдвиговых регистров 60 и 61. При этом значение младшего разр да регистра 51 заноситс  в старший разр д сдвигового регистра 60, а значение младшего раз р да сдвигового регистра 60 - в стар ший разр д сдвигового регистра 61. Регистр 9 правой части предназначен дл  хранени  ш-разр дной правой части. Регистр 9 состоит из сдвигового регистра 621Т мпадших разр дов и сдви гового регистра 63гпстарших разр дов В регистре 62 хранитс  права  часть дл  нечетных узлов, в регистре 63 права  часть дл  четных узлов. Управл ющие входы сдвиговых ре- д гистров 62 и 63 соединены с управл ющими входами 28 и 29 регистра 9 правьк частей, а лараллельные информационные входы - с информационными входами 14 и 15 соответственно. Параллельный выход сдвигового регистра 63  вл етс  параллельным выходом 64 регистра 9 правых частей Выход младшего разр да сдвигового регистра 63 соединен с входом старшего разр да сдвигового регистра 62 а выход младшего разр да сдвигового регистра 62 - с входом старшего разр да сдвигового регистра 63, Управл ющий вход 29 предназначен дл  информации в сдвиговые регистры 62 и 63, наход щейс  на входах 14 и 15 соответственно. Управл ющий вход 28 осуществл ет циклический сдвиг обоих сдвиговых регистров 62 и 63, Младший разр д регистра 63 записываетс  в старший разр д регистра 62, а младший разр д регистра 62 - в старший разр д регистра 63, Коммутаторы 8 предназначены дл  передачи к преобразовател м 2 кодов управл ющих сигналов либо с входов 18, 19 и 24, 25 узла, либо с выхода блока 7 анализа, Коммутатор 8 состоит из четырех элементов И 65 - 68 и двух элементов ИЛИ 69 и 70, Первые входы элементов И 65 - 68 соединены с управл ющими входами 71 и 72 соответствуюпщх коммутаторов 8, Вторые входы элементов И 65 и 68 соединены с входами 18 и 19 узла (дл  первого коммутатора 8) или с входами 16 и 17 коммутатрра 8 (дл  втррого коммутатора). Вторые входы элементов И 67 и 68 соединены с входами коммутатора 8 16 и 17 (дл  первого коммутатора 8) или с входами 24 и 25 узла (дл  второго коммутатора), Выходы элементов И 65 и 66 соединены с первыми входами элементов ИЛИ 69 и 70 соответственно. Выходы элементов И 67 и 68 соединены с вторыми входами элементов ИЛИ 69 и 70 соответственно , выходы которых  вл ютс  выходами 58 и 59 коммутаторов 8 соответственно . По управл ющему сигналу с входа 71первый коммутатор 8 передает к преобразователю 2 кодов управл ющий сигнал с входов 18 и 19 узла, а второй коммутатор 8 - управл к цие сигналы с выходов 16 и 17 блока 7 анализа По управл ющему сигналу с входа 72первый коммутатор 8 передает к преобразователю 2 кодов управл ющие сигналы с выходов 16 и 17 блока 7 анализа, а второй ксОмутатор 8 - упра л ющие сигналы с входов 24 и 25 узла,. Блок 10 управлени  предназначен дл  вьщачи управл ющих сигналов регистрам 1 коэффициентов, регистру 4 частичных сумм, регистру 9 правых частей, регистру 5 сдвиговому, бло111 , ку 7 анализа и группе элементов И 6 и установочных сигналов дл  триггеров 11 и преобразователей 2 кодов. Блок 10 управлени  состоит из генератора 73 тактовых импульсов, элемента И 74, триггера 75, четырехразр дного счетчика 76, дешифратора 77, счетчика 78, элемента И-НЕ 79, триггера 80 (четна  итераци  - О, нечетна  - 1), счетчиков 81 и 82, двух элементов И 83 и 84, четырех элементов НЕ 85-88, элементовИ 89100 и элементов ШШ 101-103. Выход генератора 73 тактовых импульсов соединен с первым входом элемента И 74, второй вход которого соединен с пр мым выходом триггера 75, а выход с тактовым входом счетчика 76, четыре которого пода ютс  на входы дешифратора 77. Входы 43, 41 и 42 блока 10 управлени  заведены соответственно на единичньй вход триггера 75, на первые входы счетчиков 76 и 78, выходы счетчиков 81 и 82 соединены с входами элементов И 83 и 84 соответственно. Первый выход дешифратора 77 соединен с выходами .29 и .33 блока 10 управлени  и вторым входом счетчика 76, второй выход - с нулевым входом триг гера 80, третий выход - с первым входом счетчика 81 и первыми входами элементов ИЛИ 101 и 102, выходы которых  вл ютс  выходами 39 и 34 блока 10 управлени , четвертый: выходс вторыми входами счетчика 82, элемента РШИ 101 и выходом 40 блока 10 управлени , п тый выход - с первыми входами элементов И 91 и 94, выходы которых  вл ютс  выходами 37 и 38 блока 10 управлени  соответственно, седьмой выход - с первыми входами элементов И 92 и 93, выходы которых  вл ютс  выходами 28 и 27 блока 10 управлени . Шестой выход дешифратора 77  вл етс  выходом 32 блока 10 управлени  и заведен на первый вход элемента ИЛИ 103, выход которого  вл етс  выходом 30 блока 10 управлени . Восьмой выход дешифратора 77 соединен с первыми входами элементов .И 90 и 100, выход последнего соединен с вторым входом счетчика 82 и третьим входом счетчика 76, дев тый выход - с перрыми входами элементов И 89, .95 и 99, Выход элемент И 89 соединен с нулевым входом триг гера 75   четвертым входом счетчика 5 76, п тый вход которого соединен с вторымВХОДОМ счетчика 81 и выходом элемента И 99. Дес тьй выход дешифратора 77 соединен с первыми входами элементов И 96 и 97, причем выход элемента И 96  вл етс  выходом 31 блока 10 управлени , а выход элемента И 97 соединен с шестым входом счет чика 76 и вторым входом счетчика 78, «выходы которого подключены к входам элемента И-НЕ 79. Одиннадцатый выход дешифратора 77 соединен с первым входом элемента И 98, выход кото-, рого соединен с единичным входом триггера 80 и седьмым входом счетчика 76. Выход элемента И-НЕ 79 соединен с вторым входом эле,мента И 89 и входом элемента НЕ 85, выход которого соединен с вторыми входами элемента И 91, третьим входом элемента И 89, выходом триггера 80 и входом элемента НЕ 86, выход KOTopoio соединен с вторыми входами элемен.тов И 94, 96 и 98, при этом третий вход элемента И 98 соединен с четвертым входом элемента И 97, третьим входом И 96, вторьми входами элемента И 92 и 95, выходом элемента И 83 и входом элемента НЕ 87, выход которого соединен с вторыми входами элементов И 93 и 99. Выход 35 блока управлени  соединен с вторыми входами элементов ИЛИ 102 и 103, выходом элемента И 90, второй вход которого соединен с третьим входом элемента И 95, вькод которого  вл етс  выходом 36 блока 10 управлени , с четвертыми входами элементов И 96 и 98, п тым входом элемента И 97, третьим входом элемента И 99, выходом элемент И 88 и входом элемента НЕ 88, выход которого соединен с вторым входом элемента И 100. Блок 10 управлени  работает следующим образом. В счетчик 78 по входу 42 записываетс  число итераций и обнул етс  счетчик 76. После прихода сигнала Пуск на вход 43 триггер 75 устанавливаетс  в единичное состо ние. Этот сигнал снимает блокировку с цепи генератора 73 тактовых импульсов . По каждому тактовому импульсу генератора 73 через элемент И 74 счетчик 76 переключаетс  в состо ние 1,2,..., 2 -1. В качестве примера рассмотрим случай, когда №. 4. Дешифратор 77 на выходе формирует последовательность состо ний- а , а«, . .. ,a. Дл  каждого состо ни  группы элементов И 89-100 и эл ментов ИЛИ 101-103 вьфабатываютс  упра л ющие сигналы 27-40, которые управл ют работой регистров 1 коэффициентов , преобразователей 2, тригге ров 11, регистра 4 частичных сумм, регистров 9 правых частей, сдвигового регистра 5, блока анализа 7 и группы элементов И 6, и управл ющие сигналы, управл ющие работой счетчика 76, 78, 81 и 82, триггеров 80 и 75. Элемент И-НЕ 79 выраба;тыва сигнал, который равен единице при нулевом состо нии счетчика 78. Эле ентыИ 83 и 84 формируют на вькоде 1, если значени  соответствующих счетчиков 81 и 82 равны С где щ количество разр дов представлени  информации). Предлагаемый вычислительный узел цифровой сетки позвол ет вычислить приближени  к решению в двух сосед- них узлах сеточной области по формулам ir-si,,b,,«|;;.c,,.,,,. J,-:Ul, ,V:.. i ,н «О «iu,J .. .. . ir.,jH i.j+t 4i,M .j „..1ГЧи, .J + i J.. где jj и j - индексы строки и столбца сеточной области; номер итерации; и - искомое решение задачи в узлах сетки; I - права  часть разностных уравнений, к которым сводитс  решение дифференциальных уравнений с переменными коэффициента ми разностным методом. Устройство работает по следующему алгоритму. . На входы 43 и 41 с информационной шины поступают в блок 10 управлени  два сигнала. Сигнал с входа 41 обнул ет счетчик 76, а сигнал 43 устанав ливает в единичное состо ние триггер 75, который открывает элемент И 74, первый тактовый импульс с генератора 73 переключает счетчик 76 в состо ние 1. На первом выходе дешифратора 77 устанавливаетс  сигнал 1, т.е. состо ние а. На выходе блока 10 управлени  вьфабйтьшаетс  управл ющий сигнал 29, по которому в регистры бОпт младших разр дов регистров 1 коэффициентов с входов 12 занос тс  коэффициенты дл  нечетных узлов, а в регистры 61 - коэффициенты дл  четных узлов с входов 13. По этому же сигналу в регистры 62 и 63 регистра 9 правой части занос тс  значени  правых частей дл  нечетных и четных узлов с входов 14 и 15 соответственнОу в регистр 4 частичных сумм - права  часть управлений ( 1) дл  четных узлов и в счетчик 78 с входа 42 заноситс  чис-по итераций. В этом же такте по сигналу 33 обнул етс  содержимое сдвигового регистра 5. В следующем такте а триггер 80 устанавливаетс  в нулевое состо ние , т.е. вычисл ютс  приближени  к решению в четных узлах сеточнрй области по формуле (1). Б следующем такте счетчик 76 устанавливаетс  в состо ние а, по которому блок 10 управлени  вьщает сигналы 39 и 34 с выходов элементов ИЛИ 101 и 102 соответственно . По этим сигналам в элементе пам ти 44 блока 7 анализа .запоминаетс  младший разр д сдвигового регистра 5 и осуществл етс  сдвиг регистра 5 в сторону младших разр дов. В этом же такте обнул етс  счетчик 81. По следующему тактовому циклу импульсов с генератора 73 счетчик 76 переключаетс  в состо ние аь, вьщаютс  управл ющие сигналы 40 и с выхода элемента ИЛИ 101 сигнал 39. По сигналу 40 в элемент пам ти 45 блока анализа заноситс  значение элемента пам ти 44, т.е. младщий разр д регистра 5 сдвигов, а по сигналу 39 в элементе пам ти 44 запоминаетс  текущий разр д регистра 5, триггер 53 преобразовател  2 кодов устанавливаетс  в 1. На блоке 7 анализа происходит анализ двух мпадших разр дов сдвигового регистра 5 и результат анализа поступает на последовательные входы соседних узлов и на вход одного из коммутаторов 8. Б этом такте обнул етс  счетчик 82. В п том такте осуществл етс  настройка коммутаторов 8 дл  пропуска информации на управл ющие входы первых двух преобразователей 2 коов . Если выполн етс  четна  итераци  (триггер признаков итерации в

нулевом состо нии), то с выхода элемента И выдаетс  управл ющий сигнал 38, по которому первьш триггер 11 устанавливаетс  в 1 и первый коммутатор 8 подает на вход первого преоб- 5 разовател  кода два управл ющих сигнала с выходов 18 и 19 соседнего узл сетки, а второй триггер 11 устанавли ваетс  в О и второй коммутатор 8 Подает на входы второго преобразовател  2 кодов сигналы с блока 7 анализа . Если вьшолн етс  нечетна  итераци , то по сигналу 37 с выхода элемента И 91 первьш триггер 11 устанавливаетс  в О и первый коммута тор 8 к первому преобразователю 2 кодов подает сигналы с выхода блока анализа, а второй триггер 11 устанав ливаетс  в 1 и второй коммутатор 8 передает на входы соответствующего преобразовател  2 кодов сигналы с входов 24 и 25 соседнего узла. Преобразователи 2 кодов настраиваютс  на пропуск пр мого или дополнительного кода регистров 1 коэффициентов . Происходит суммирование младших разр дов регистра 4 частичньгх сумм с регистром 1 коэффициентов на многовходовом сумматоре 3.В этом такте управл ющий автомат переключаетс  в состо ние а, и вьщает управл ющие сигналы 32 и 30 с выхода элемента ИЛИ 103. По этим сигналам регистр .4 частичных сумм сдвигаетс  на один разр д в сторону младших разр дов -и в старщий разр д с выхода многовходо вого сумматора заноситс  результат суммировани  младших разр дов регистров 4 и 1 частичных сумм и коэффициентов . Управл ющийавтомат переходит в состо ние a-jr. В этом такте осуществл етс  подготовка дл  сложени  следующих разр дов. Дл  это го с выхода элемента И 93 выдаетс  управл ющий сигнал 27, по которому осуществл етс  циклический сдвиг в регистре 61 старших разр дов регистра 1 коэффициентов. Таким образом, восстановление коэффициентов в каждо цикле, кроме последнего, осуществл е с  наш тактов. Б последнем |п-м цикл ( значение счетчика циклов равно tn, т.е. на выходе многовходового элемен та И 83 присутствует 1) значени  коэффициентов и правой части дл  ура нени  (1) по управл ющему сигналу 28 с выхода элемента И 92 циклически перезаписьгоаютс  в регистры 60 и 62 соответственно регистров 1 коэффициентов и регистров 9 части, а в регистры 61 и 63 соответственно регистров коэффициентов и правой части циклически перезаписываютс  коэффициенты и права  часть дл  уравнени  ( 2) из регистров 60 и 62 регистров 1 и 9. Если просуммированы не все разр ды.коэффициентов и правой части, то в состо нии ад по сигналу с выхода элемента И 100 значение счетчика 82 увеличиваетс  на 1 и по этому же сигналу счетчик тактов переключаетс  в состо ние а и все повтор етс , т.е. происходит суммирование следуюТаким образом, за Ш щих разр дов тактов (дл  двумерных задач) в регистре 4 частичных сумм получаетс  сумма частичных произведений от умножени  коэффициентов на младший разр д сдвигового регистра 5, котора  поступает на вход данного регистра с выхода многовходового сумматора 3. В tT)-M такте (выход логического элемента И 83 равен 1) регистр 4 частичных сумм сдвигаетс  в сторону младших разр дов дл  уменьшени  суммы частичных произведений в два раза, а сдвиговьш регистр 5 - дл  умножени  на следующий разр д, в старший разр д которого перезаписьшаетс  значение младшего разр да регистра 4 частичных сумм. Дл  выполнени  этих операций блок управлени  в состо нии ag вьщает соответствующие сигналы: с выхода элемента ИЛИ ЮЗ сигнал зО, с, выхода элемента ИЛИ 102 сигнал 34 и с выхода элемента И 90 сигнал 35. На этом заканчиваетс  очередной цикл. Дл  выполнени  следук цего цикла блок 10 управлени  переходит в состо ние 3.0 и элемент И 99 вьщает сигнал, по которому содержимое счетчика 83 увеличиваетс  на единицу и счетчик 76 устанавливаетс  в состо ние а и все повтор етс  по вышеописанному алгоритму. Таким образом, в последнемт-м такте пг1-го цикла в сдвиговом регистре 5 получаетс  значение очередного приближени , а в регистрах 61 и 62 регистров 1 и 9 записаны-значени  коэффициентов и правой части дл  уравнени  (2) . При необходимости индицировать результат или передать его дл  дальнейшей обработки блок 10 управлени  в состо нии а при единичном значении выхода элемента И 83 (значение счетчика 81 равно т) 17 вьщает управл ющий сигнал 36, по которому значение сдвигового регистра 5 поступает через группу элементов И 6 на выход 26 узла. Если решалось уравнение (1), т.е. триггер 80 равен О, то далее вычисление осуществл етс  по формуле (2). Дл  этого счетчик тактов устанавливаетс  в состо ние а, управл к ций сигнал 31 с выхода элемента И 96 поступает на управл ющий вход регистра 4 частичных сумм и зна чение регистра 61 старших разр дов регистра 5 правой части заноситс  в регистр 4, т.е. права  часть уравнени  (2) пересылаетс  в регистр 4 частичных сумм. Блок управлени  переходит в состо ние а, и управл ющий сигнал с выхода элемента И 98 устана 95 ливает триггер 80 в f (вьшолн етсь нечетна  итераци ) и переключаетс  счетчик 76 в состо ние а. Дальнейшие вычислени  аналогичны вычислению по форму е (1). Если решалось уравнение (2), т.е. триггер 80 равен 1, то выполн етс  следукнца  итераци . Дл  этого счет-чик 76 переходит в состо ние а, с выхода элемента И 97 сигнал поступает на счетный вход счетчика 78, уменьша  его значение на единицу и переводит счетчик тактов в состо ние а-. Остальное аналогично вьш1еописанному гшгоритму. Предлагаемое устройство благодар  наличию новых блоков и св зей между ними позвол ет повысить точность решени  дифференциальных уравнений.

12 1Ъ

213

12 1Ъ

Лчг On

Фие. 2

19

27

ФигЛ 56

R

Claims (2)

1. 754) ВЫЧИСЛИТЕЛЬНЫЙ УЗЕЛ ЦИФ-. РОВОЙ СЕТКИ по авт. св. № 800997, отличающийся тем, что, с целью повышения точности решения дифференциальных уравнений, в узел дополнительно введены первый и второй триггеры, первый и второй коммутаторы и регистр правой части, а блок управления выполнен в виде первого и второго триггеров, первого, второго, третьего, четвертого, пятого, шестого, седьмого, восьмого, '.девятого, десятого, одиннадцатого .двенадцатого ,тринадцатого,четырнадцатого и пятнадцатого элементов И,первого, второго, третьего и четвертого счетчиков, первого, второго, третьего и четвертого элементов НЕ, элемента И-НЕ, первого, второго и третьего элементов ИЛИ, дешифратора и генератора тактовых импульсов, выход которого соединен с первым входом первого элемента И, второй вход которого соединен с выходом первого триггера, первый вход ко торого соединен с первым установочным входом первого счетчика, счетный вход которого подключен к выходу первого элемента И, выходы разрядов первого счетчика подключены к входам дешифратора, первый выход которого подключен к второму установочному входу первого счетчика, второй выход дешифратора подключен к первому входу второго триггера, выход которого соединен с первыми входами второго, третьего и четвертого элементов Ии через первый элемент НЕ - с первыми входами пятого, шестого и седьмого элементов И, выход последнего соединен с вторым входом второго триггера, выходы четвертого и седьмого элементов И подключены к третьему и четвертому установочным входам первого счетчика, выход четвертого элемента И соединен со счетным вхо дом второго счетчика, выходы разрядов которого через элемент И-НЕ соединены с вторым входом второго элемента И и входом второго элемента НЕ, выход которого подключен к второму входу четвертого элемента И, третий вход которого соединен с вторыми входами шестого и седьмого элементов И, первыми входами восьмого и девятого элементов И и входом третьего элемента НЕ и подключен к выходу десятого элемента И, входы которого соединены с выходами третьего счетчика, счетный вход которого соединен с третьим выходом дешифратора, четвертый выход которого соединен со счетным входом чет>

   вертого счетчика, выходы которого через одиннадцатый элемент И сое1132295 динены с входом четвертого элемента НЕ, четвертым входом четвертого элемента И, третьими входами шестого и седьмого элементов И, вторым входом восьмого элемента И и первыми входами двенадцатого и тринадцатого элементов И, установочные входы третьего и четвертого счетчиков соединены соответственно с пятым и шестым установочными входами первого счетчика и подключены соответственно к выходам тринадцатого и четырнадцатого элементов И, первый вход четырнадцатого, элемента И соединен с вторым входом двенадцатого элемента И и подключен к пятому выходу дешифратора, вторые входы третьего и пятого элементов И объединены и подключены к шестому выходу дешифратора, седьмой выход которого соединен с пятым входом четвертого элемента И и четвертым входом шестого элемента И, восьмой выход дешифратора соединен с третьими входами второго и восьмого элементов И и вторым входом тринадцатого элемента И, третий вход которого объединен с первым входом пятнадцатого элемента И и подключен к выходу третьего элемента НЕ, вторые входы девятого и пятнадцатого элементов И объединены и подключены к девятому выходу дешифратора, десятый выход которого соединен с четвертым входом седьмого элемента И, второй, вход четырнадцатого элемента И подключен к выходу четвертого элемента НЕ, третий выход дешифратора соединен с первыми входами первого и второго элементов ИЛИ, второй вход первого элемента ИЛИ соединен с четвертым выходом дешифратора, одиннадцатый выход которого подключен к первому входу третьего элемента ИЛИ, вторые входы второго и третьего элементов ИЛИ объединены и подключена к выходу двенадцатого элемента И, выход второго элемента И подключен к первому входу первого триггера, причем первый и второй входы первого и второго триггеров соединены соответственно с. выходами третьего и пятого элементов И блока управления, прямой и инверсный выходы первого и второго триггеров соединены соответственно с первым и вторым входами первого и второго коммутаторов, третьи й четвертые входы первого и второго коммутаторов’объединены и подключены к выходам блока анализа, тактовые входы которого подключены к выходу первого элемента ИЛИ блока управления и четвертому выходу дешиф· ратора блока управления, выходы первого и второго коммутаторов соеди йены соответственно с группой управляющих входов первого и второго преобразователей кодов, управляющие входы которых объединены с управляющими входами третьего и четвертого преобразователей кодов и подключены к выходу первого элемента ИЛИ блока управления, первый выход дешифратора , блока управления и выход девятого элемента И блока управления подключены к управляющим входам регистра правой части, информационные входы которого соединены с информационными входами узла, выход регистра правой части соединен с вторым информацион ным входом регистра частных сумм, второй вход первого триггера блока управления, седьмой установочный вход первого счетчика блока управления и счетный вход второго счетчика блока управления подключены к информационным входам узла, выходы шестого, восьмого, двенадцатого и тринадцатого элементов И, первый и одиннадцатый выходы дешифратора, выходы второго и третьего элементов ИЛИ являются соответствующими выходами блока управления.
2. 2. Узел по п. 1, отличающийся тем, что преобразователь кодов выполнен в виде элемента НЕ, первого, второго и третьего элементов И, триггера и элемента ИЛИ, первый вход которого соединен с выходом первого элемента И, первый вход которого подключен к инверсному выходу триггера, прямой выход которого подключен к первым входам второго и третьего элементов И, / вторые входы которых объединены и через элемент НЕ соединены с вторым входом первого элемента И, первый вход Триггера соединен с выходом второго элемента И, третий вход которого соединен с третьим входом третьего элемента И, выход которого соединен с вторым входом элемента ИЛИ, выход которого является выходом преобразователя кодов, второй вход триггера является управляющим входом преобразователя кодов, третий вход третьего элемента И и четвертый вход второго элемента

   И образуют группу управляющих входов третьего элемента И является информапреобразователя кодов, второй вход ционным входом преобразователя кодов.