SU1087982A1 - Преобразователь @ -значного двоичного кода в @ -значный код - Google Patents

Abstract

ПРЕОБРАЗОВАТЕЛЬ П-ЗНАЧНОГО ДВОИЧНОГО КОДА В, Р-ЗНАЧНЫЙ КОД, СОдержасдай первый, и второй дешифраторы , первый и второй счетчики, первую и вторую схегФьсравнени , регистры значности входного и выходного кодов , выходы которых соединены соответственно с входами первого и второго дешифраторов и первыми группами входов первой и второй схем сравнени , вторые группы входов которых соединены соответственно с выходалш первого и второго счетчиков, первую и вторую группы элементов И, первую и вторую группы элементов ИЛИ, выходы которых соответственно соединены с первыми входами элементов И первой и второй групп, сдвигающий регистр, выходы которого соединены с вторыми входами соответствующих элементов И второй группы, выходы которых  вл ютс  информационными выходами преобразовател , входы значности входного и выходного кодов которогр соединены«соответственно с входами регистров значности входного и выходного кодов,первый и второй.триггеры блокировки, четыре элемента И, триггер подготовки, четыре элемента ИЛИ и генератор импульсов, выход которО , го соединен с первым входом даервого элемента И, второй и третий входы которого соединены соответственно с единичными выходагии первого и второго триггеров блокировки, нулевые выходы которых  вл ютс  соответственно вы ходами запроса и готовности преобразовател , вход установки нул  которого соединен с входами первого , второго и третьего элементов ИЛИ, нулевым входом триггера подго .тонки и входом сброса сдвигающего, рег гистра, вход сдвига которого соединен с выходом первого элемента И и , с первым входом второго элемента И, второй вход которого соединен с единичным выходом триггера пoдгoтoвки нулевой выход которого соединен с первым входом третьего элемента И, выход которого соединен с вторым входом третьего элемента ИЛИ, третий вход которого соединен с выхо дом второй схемы сравнени  и с вто- рым входом второго элемента ИЛИ, выход которого соединен с входом сброса второго счетчика, а выход третьего элемента ИЛИ соединен с нулевым входом второго триггера блокировки, единичный вход которого соединен с выходом четвертого элемента ИЛИ, -первый вход которого соединен с выходом четвертого элемента И и с третьими входами элементов И второй группы, 00 выходы которых  вл ютс  информацион ными выходами преобразовател , вход подготовки которого соединен с вхо- со дом установки сдвигающего регистра, 00 rsD вторыми .входаиии первого i четвертого элементов ИЛИ и входом сброса первого счетчика, счетный вход второго счетчика соединенс выходом второго элемента И, второй вход которого сое-динен с единичным выходом триггера подготовки, выход первого элемента ИЛИ соединен с нулевым входом первого триггера блокировки, единичный .вход которого / соединен с входом разрешени  записи преобразовател , вход . разрешени  считывани  которого соединен с пёрвыг/ входом четвертого элемента И, второй вход которого соединен с нулевым вы

Description

ходом второго тригЬера блокировки, i-ые выходы первого и второго дешифраторов (., где N - максимальна  значность входного и выходного кодов) соединены с входами с первого по i-й элементов ИЛИ.соответственно первой , и второй групп,первые входы N-x элементов И первой и второй групп соеди иены соответственно с последними выходами первого и второго дешифраторов , ,отличающийс  тем, что, с целью повышений быстродействи , в него введены п тый и шестой элементы И, п тый элемент ИЛИ и треть группа элементов ИЛИ, первый входы которых соединены с выходами соответствующих элементов И первой группы , второй вход (i+l)-ro элемента ИЛИ третьей группы соединен с i-M . выходом первого дешифратора, N-й выход которого соединен с первым входом п того элемента И, второй вход которого соединен с входом разрешени записи преобразовател , а выход п того элемента И соединен с первым входом п того элемента ИЛИ, второй вход которого соединен с выходом N-ro разр да сдвигающего регистра, а выход п того элемента ИЛИ соединен с вторым входом третьего элемента И и единичным входом триггера подготовки ,первый вход шестого элемента И соединен с выходом второго элемента И и счетным входом первого счетчика , разр дные входы которого соединены с выходами регистра значности выходного кода, второй вход шестого элемента И соединен с выходом первой схемы сравнени , а выход шестогр элемента И соединен с третьим, входом первого элемента ИЛИ,

Изобретение относитс  к автоматике и вычисли-тельной технике и может быть использовано при построении стройств согласовани  приборов с различными разр дными сетками.

Известен преобразователь кодов, содержащий блок управлени , регистр

информации, кодирующие блоки и суматоры- С1).

Недостатком известного преобразовател   вл етс  больша  сложность относительно низка  скорость пребразовани .

Наиболее близким к предлагаемому по технической сущности и схемному

остроению  вл етс  преобразователь п-значного двоичного кода в р-значный , содержащий регистры значности входного и выходного кодов, каждый , из которых соединен с входами соответствующего дешифратора и схемами сравнени , причем другие входы к ждой схел1Ы сравнени  соединены с выг ходами соответствующего счетчика, выходы первого дешифратора через, первую группу элементов ИЛИ соединены

с входами соответствующих входных элементов И, выходы второго дешифратора через вторую группу элементов ИЛИ соединены с входами выходных элементов И, выход первого входного элемента И через первый элемент ИЛИ соединен с входом младшего разр да сдвигающего регистра, выходы остальных входных элементов И непосредственно соединены с входами соответствующих разр дов сдвигающего регистра , выхо/цд которого соединены с входами соответствующих выходных элементов И, выход первой схемы сравнени  через первый элемент ИЛИ соединен с нулевыми входами первого счетчика и первого триггера блокировки , выход второй схемы сравнени  через третий и четвертый элементы ИЛИ соединены с кулевыми входами второго счетчика и второго триггера блокировки соответственно, ну0 левой выход первого триггера блокировки  вл етс  выходом запроса преобра:зовател , нулевой выход второго триггера блокировки соединен с вхо- , дом первого элемента И разрешени 

с считывани , выход которого соединен с входами входных элементов И и п того элемента ИЛИ, выход которого соединен с единичным входом второго триггера блокировки, выход генератора импульсов соединен с входом второго элемента И, с входами которого соединены единичные выходы триггеров блокировки, выход второго элемента И соединен с входом сдвига сдвигаю-щего регистра, со счетным входом первого счетчика и через третий элемент И - со счетным входом второго счетчика, выход старшего разр да сдвигающего регистра соединен с единичным входб триггера подготовки

0 и с входом четвертого элемента И, с вторым входом которого соединен нулевой выход триггер1а подготовки,выход четвертого-элемента И соединен с входом четвертого элемента ИЛИ единич5 вый выход триггера подготовки соединен с входом третьего элемента И С2 .

Недостаток известного преобразова тел  состоит в значительном времени

преобразовани , которое обусловлено наличием длительного этапа подготовки преобразовател  к приему входного кода.

Целью изобретени   вл етс  повышение быстродействи  преобразовател .

Поставленна  цель достигаетс  тем, что в преобразователь п-знач- ногодвоичного кода в р-значный код, содержащ} й первый и второй дешифраторы , первый и второй счетчики, первую и вторую схемы сравнени , регистры значности входного и выходного кодов , выходы которых соединены соответственно с входами первого и второго дешифраторов и первыми группами входов первой и второй схем сравнени , вторые группы входов которых соединены соответственно с выходами первого и второго счетчиков, первую и вторую группы элементов И, первую и вторую группы элементов ИЛИ выходы которых соответственно соединены с первыми входами элементов И первой и второй групп, сдвигающий регистр, выходы которого соединены с вторыми входами соответствующих элементов И второй группы, вьаходы которых  вл ютс  информационными выходами преобразовател , входы значности входного и выходного кодов которого соединены соответственно с входами регистров значности входного и выходного кодов, первый и второй триггеры блокировки, четыре эле ,м,еата И, триггер подготовки, че- . тыре элемента ИЛИ и генератор импульсов , выход которого соединен с первыг/ входом первого элемента И, второй и третий входы которого соединены соответственно с единичны .ми выходами первого и второго триггеров блокировки, нулевые выходы которых  вл ютс  соответственно выхода ми запроса и готовности преобразовател , вход, установки нул  которюго соединен с первыми входами первого второго и третьего элементов ИЛИ, нулевым входом триггера подготовки и входом сброса сдвигающего регистра , вход сдвига которого соединен с выходом первого элемента И и с первым входом второго элемента И, втоЕЮй вход которого соединен с единичным выходом триггера подготовки, нулевой выход которого соединен с первым входом третьего элемента И, выход которого соединен с вторым входом третьего элемента ИЛИ, третий вход которого соединен с выходом второй схемы сравнени  и с вторым входом второго элемента ИЛИ,.выход которого соединен с входом сброса второго счетчика, а выход третьего элемента ИЛИ соединен с нулевым входом второго триггера блокировки, единичный вход которого соединен с выходом

.четвертого элемента ИЛИ, первый вход которого соединен с выходом четвертого элемента И и с третьими входами элементов И второй группы, выходы которых  вл ютс  информационными выходами преобразовател , вход подготовки которого соединен с входом установки сдвигающего регистра, вторыми входами первого и четвертого элементов ИЛИ и входом сброса первого счетчика, счетный вход второго счетчика соединен с выходом второго элемента И, второй вход которого соединен с единичным выходом триггера подготовки, выход первого элемента ИЛИ соединен с нулевым входом первого триггера блокировки, единичный вход которого соединен с входом разрешени  записи преобразовател ., вход разрешени  считывани  которого соединен с первым входом четвертого элемента И, второй вход которого соединен с нулевым выходом второго триггера блокировки, i-ые выходы первого и в.торрго дешифраторов , где N - максимальна  значность входного и выходного кодов ) соединены с входами с первого noi-й элементов ИЛИ соответственно первой и второй групп, первые входы N-X элементов И первой и второй групп соединены соответственно с последними выходами первого и второго дешифраторов, дополнительно введены п тый и шестой элементы И, п тый элемент ИЛИ и треть  группа элементов ИЛИ, первые входы которых соединены с выходами соответствующих, элементов И первой группы, второй вход (i+lT-ro элемента ИЛИ третьей группы соединен с-i-м входом первого дешифратора, N-й йыход которого соединен с первым входом п того элемента И, второй вход которого соединен с входом разрешени  записи преобразовател , а выход п того элемента И соединен с первым входом п того элемента ИЛИ, второй вход которого соединен с выходом N-ro разр да сдвигающего регистра/ а выход п того элемента ИЛИ соединен с вторым входом третьего элемента И и единичным входом триггера подготовки , первый вход шестого элемента И соединен с выходом второго элемента И и счетным входом первого счетчика разр дные входы которого соединены с выходами регистра значнрсти выходного кода, второй вход шестого элемента И соединен с выходом первой схемы сравнени , а выход шестого элемента И соединен с третьим входом первого элемента ИЛИ.

На чертеже приведена структурна  схема предлагаемого преобразовател 

Входы 1 значностивходного кода соединены с входами регистра 2 знач кости входного кода, а входы 3 значности выходного кода - с входами ре Рнстра 4 значности выходного кода. Выходы регистров 2 и 4 соединены с первым и вторы 5 дешифраторами 5 и б и первой и второй схемами 7 и 8 срав нени , к которым подсоединены также выходы первого и второго счетчиков 9 и 10, кроме того, выход. регистра 4 соединен с входами соответствую щих разр дов счетчика 9. Выход элемента ИЛИ 11 подсоединен к нулевому входу первого триггера 12 блокировки . Выход схемы 8 сравнени  соединен с входом элемента ИЛИ 13 и через элемент ИЛИ 14 - с нулевым входом второго триггера 15 блокировки. Выходы дешифратора 5 соединены через элементы ИЛИ 16 первой группы с элементами И 17 первой группы по следую щему правилу: вход 18 i-ro элемента И 17 первой группы соединен через iэлемент ИЛИ 16 первой группы со всеми выходами дешифратора 5, кроме первых (1-1) выходов. Вход 18 послед него элемента И 17 первой группы (верхнего по чертежу) соединен непос , редственно с последним выходом дешифратора 5.. , выходы дешифратора 6 соединены через элементы ИЛИ 19 второй группы с входами элементов И- 20 второй груп пы по следующему правилу: вход 21 i-ro элемента И 20 второй группы сое динен, через i-й элемент ИЛИ 19 второй группы со всеми выходами дешифратора 6, кроме первых (i-1) выходрв , а вход 21 последнего элемента И 20{нижней по чертежу) второй пы - непосредственно с последним выходом дешифратора 6. Информационные входы 22 преобразовател  соединены с элементами И 17. Выходы сдвигающего регистра 23 через элементы И 20 . второй группы соединены с информационными выходами 24 преобразовател . Вход 25 установки нул  преобразовател  соединен с нулевым входом триггера 26 подготовки и через элементы ИЛИ 11, 14 и 13 с нулевым входом триггеров 12 и 15 блокировки и счетчика 10. ВКрд 27 подготовки соединенчерез элемент ИЛИ 11 с нуле вым входом триггера 12 блокировки. Выходы элементов ИЛИ 28-29 соединены с единичными входами триггера 26 под готовки и второго триггера 15 блокировки . Выходы . дешифратора 5 сое;динен с входами элементов ИЛИ 30 третьей группы со сдвигом на один разр д (i-й выход дешифратора соединен с вх дом того элемента ИЛИ, выход которог соединен с входом (i-(-i)-ro разр да сдвигающего регистра), Единичные выходы триггеров 15 и 12 блокировки и выход генератора .31 импульсод соединены с входами элемен та И 32, выход.которого соединен с входом сдвига сдвигающего регистра 23 и через элемент И 33 - с счетным входом счетчиков 9 и 10. Вход 34 разрешени  записи соединен с единичным входом триггера 12 блокировки, нулевой выход которого соединен с входом 35 запроса (т.е. с датчиком входного кода). Через элемент ИЛИ 28 с единичным входом триггера 26 подготовки и входом элемента И 36 соединен выход 37 старшего разр да сдвигающего регистра 23. Входы элемента И 38 соединены с нyлeвы выходом триггера 15 блокировки ,  вл ющегос  выходом 39 готовности преобразовател  и с входом 40 разрешени  считывани  выходного кода (т.е. с приемником выходно го кода-). Выход последнего разр да дешифратора 5 соединен через элемент И 41 и элемент ИЛИ 28 с.единичным входом триггера 26 подготовки, Выход первой схемы 7 сравнени  через элемент И 42 (другой вход которого подключен к выходу элемента И 33) и элемент ИЛИ 11 соединен с нулевьтм входом триггера 12 блокировки. Преобразователь работает следующим образом. Перед началом работы преобразовйтель обнул етс . Дл  этого по входу 25 подаетс  одиночный импульс, обнул ющий сдвигающий регистр 23, триггер 26 подготовки, триггеры 12 и 15 блокировки и счетчик 10. Затем по . входам 1 на регистр 2 записываетс  значность п-входного кода. Одновременно по входам 3 в регистр 4 записываетс  значность р-выходного ко- да. , Число разр дов с регистров 2 и 4 определ етс  выражением , где N - максимально-возможна  значность входного и выходного кодов .Регистры 2 и 4через дешифраторы .5 и 6 и элементы ИЛИ 16 и 19 первой и второй групп выдают .раэрешение элементам И 17 и20 первой И второй групп на прием и выдачу соответственно входных и выходных кодов. Затем на вход 27 подаетс  сигнал подготовки устройства к работе, по которому записываетс  единица в (n+l) разр д сдвигающего регистра 23 при п-значности входного кода и в счетчик 9 - значность р-выходного кода, триггер 15 блокировки устанавливаетс  в единичное состо ние, а триггер 12 - в нулевое. С нулевого выхода триггера 12 блокировки на выход 35 посылаетс  сигнал готовности преобразовател  к приему входного кода, а на выходе 39 отсутствует сигнал готовности преобразовател  выдать выходной код, так как триггер 15 находитс  в единичном состо нии. Входной код,по входам 22 через элементы И 17 первой группы и ИЛИ 3 третьей группы поступает в п младши разр дов сдвигающего регистра 23. Одновременно с этим по входу 34 поступает сигнал сопровождени  вход ного кода, который устанавливает триггер 12 блокировки в единичное с сто ние, элемент И 32 деблокируетс  тактовые импульсы начинают поступат на вход сдвига сдвигающего регистра 23 и сдвигать входной код разр дностью п и единицу, наход щуюс  в (п+1) разр де. Процесс подготовки продолжаетс  до тех пор, пока едашица подготовки движетс  по сдвигающему регистру 23. При выходе с последнего разр да единица подготовки через выход 3 и элемент ИЛИ 28 поступает на единичный вход триггера 26 подготовки, и через открытый элемент И 36 и элемент ИЛИ 14 - на нулевой вход триггера 15. При этом с единичного выхода триггера 15 подаетс  запрещающий сигнал на элемент И 32, прерывающий подачу тактовых импульсов, а с нулевого - по выходу 39 приемника информации сигнал готовности преобразовател  к выдаче выходного кода. При этом выдаетс  разрешение элементу И 38 на передачу, поступающему по входу 40 сигналу считывани  выходного кода. Кроме этого после перекода триггера 26 подготовки в единичное состо ние выдаетс  разрешение элементу И 33 на пропускание тактовых импульсов на счетный вход счетчиков 9 и 10, На этом этап подготовки закан чиваетс . В случае, если эначность входног . кода л равна разр дности сдвигающего регистра 23, то сигнал разрешени записи с входа 34 через элемент И 4 открытый сигналом с п-го выхода дешифратора 5, и через элемент ИЛИ 28 поступает на единичный вход триггера 26 подготовки и через открытый элемент И 36 и элемент ИЛИ 14 - на нулевой вход триггера 15 блокировки И .с его нулевого выхода посылаетс  сигнал о готовности выдачи, кода. В дальнейшем при поступлении по входу 40 сигнала считывани  выходно го кода открываютс  элементы И 20 второй группы и считываетс  выходной код. Одновременно с этим триггер 15-устанавливаетс  в единичное состо ние и выдает разрешение элементу И 32 на пропускание тактовых импульсов на счетный вход счетчикор 9 и 10, вход сдвига сдвигающего регистра 23. Как только в счетчике 10 записано число р за 2/ тактов или в счетчике 9 число п за ( 2) тактов, то сигнал со схемы 8 сравнени  через элементы ИЛИ 13 и 14 обнул ет счетчик 10 и триггер 15 блокировки, с нулевого выхода .которого выдаетс  сигнал готовнЬсти выдать код, или тактовый импуЛьс через открытый элемент И 42 и элемент ИЛИ 11 обнул ет триггер 12 блокировки, с нулевого выхода которого выдаётс  запрос на прием очередного входного кода. В предлагаемом преобразователе по сравнению с известным врем  преобразовани  уменьшаетс  на величину 1( 2 Р) (в случае кратностивходного и выходного кодов)i где f- тактова  частота генератора; г - значность входного кода; р -значность выходного кода, так как единица подготовки в предлагаемом преобразователе записываетс  в п+1 разр д сдви гающего регистра по получении сигнала подготовки к работе, а не перемещаетс , как в известном преобразователе , из младшего разр да сдвигающего регистра в ri-f 1 за С-2 тактов. Кроме того, предлагаемый преобразователь готов к приему очередного входного кода после считывани  последних разр дов р-значного кода, потому что первый счетчик производит подсчет тактов в р-значно,сти выходного кода, котора  записываетс  в счетчик по сигналу подготовки к .работе, а в известном преобразователе первый счетчик производит подсчет тактов с О, поэтому после считывани  последних разр дов р-значного кода дл  выработки сигнала готовности на прием очередного кода счетчик досчитывает Т 2 Р тактов.

Claims (1)

1. ПРЕОБРАЗОВАТЕЛЬ П-ЗНАЧНОГО ДВОИЧНОГО КОДА В, Р-ЗНАЧНЫЙ КОД, содержащий первый, и второй дешифраторы, первый и второй счетчики, первую и вторую схемы·сравнения, регистры значности входного и выходного кодов , выходы которых соединены соответственно с входами первого и второго дешифраторов и первыми группами входов первой и второй схем сравнения, вторые группы входов которых соединены соответственно с выходами первого и второго счетчиков, первую и вторую группы элементов И, первую и вторую группы элементов ИЛИ, выходы которых соответственно соединены с первыми входами элементов И первой и второй групп, сдвигающий регистр, выходы которого соединены с вторыми входами соответствующих элементов И второй группы, выходы которых являются информационными выходами преобразователя, входы значности входного и выходного кодов которого соединены<соответственно с входами регистров значности входного и выход* ного кодов,первый и второй триггеры блокировки, четыре элемента И, триггер подготовки, четыре элемента ИЛИ и генератор импульсов, выход которого соединен с первым входом первого элемента И, второй и третий входы которого соединены соответственно с единичными выходами первого и второго триггеров блокировки, нулевые выходы которых являются соответственно выходами запроса и готовности преобразователя, вход установки нуля которого соединен с первыми входами первого, второго и третьего элементов ИЛИ, нулевым входом триггера подго.товки и входом сброса сдвигающего.регистра, вход сдвига которого соединен с выходом первого элемента И и с первым входом второго элемента И, второй вход которого соединен с единичным выходом триггера подготовки, нулевой выход которого соединен с первым входом третьего элемента И, выход которого соединен с вторым входом третьего элемента ИЛИ, третий вход которого соединен с выходом второй схемы сравнения и с вторым входом второго элемента ИЛИ, выход которого соединен с входом сброса второго счетчика, а выход третьего элемента ИЛИ соединен с нулевым входом второго триггера блокировки, единичный вход которого соединен с выходом четвертого элемента ИЛИ, первый вход которого соединен с выходом четвертого элемента И и с третьими входами элементов И второй группы, выходы которых являются информационными выходами преобразователя, вход подготовки которого соединен с вхо- дом установки сдвигающего регистра, вторыми .входами первого Ά четвертого элементов ИЛИ и входом сброса первого счетчика, счетный вход второго счетчика соединен с выходом второго элемента И, второй вход которого' соединен с единичным выходом триггера подготовки, выход первого элемента ИЛИ соединен с нулевым входом первого триггера блокировки, единичный .вход которого I соединен с входом разрешения записи преобразователя, вход . разрешения считывания которого соединен с первым входом четвертого элемента И, второй вход которого соединен с нулевым выSU„„ 1087982 >

   ходом второго триггера блокировки, i-ые выходы первого и второго дешифраторов (i=l-N., где N - максимальная значность входного и выходного кодов) соединены с входами с первого по i-й элементов ИЛИ.соответственно первой . и второй групп,первые входы N-x элементов И первой и второй групп соединены соответственно с последними выходами первого и второго,дешифраторов, .отличающийся тем, что, с целью повышений быстродействия, в него введены пятый и шестой элементы И, пятый элемент ИЛИ и третья группа элементов ИЛИ, первый входы которых соединены с выходами соответствующих элементов И первой группы, второй вход (i+D-го элемента ИЛИ третьей группы соединен с i-м . выходом первого дешифратора, N-й выход которого соединен с первым вхо- . дом пятого элемента И, второй вход которого соединен с входом разрешения записи преобразователя, а выход пятого элемента И соединен с первым входом пятого элемента ИЛИ, второй вход которого соединен с выходом N-го разряда сдвигающего регистра, а выход пятого элемента ИЛИ соединен с вторым входом третьего элемента Й и единичным входом триггера подготовки,первый вход шестого элемента И соединен с выходом второго элемента И и счетным входом первого счетчика, разрядные входы которого соединены с выходами регистра значности выходного кода, второй вход шестого элемента И соединен с выходом первой схемы сравнения, а выход шестогр элемента И соединен с третьим, входом первого элемента ИЛИ.