SU1084899A1 - Аналоговое запоминающее устройство - Google Patents

Abstract

АНАЛОГОВОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее элемент пам .4s первый вход которого соединен с выходом элемента сброса, выход элемента пам ти  вл етс  первым выходом устройства, задающий генератор, первый выход которого соединен с входом элемента сброса, первый коммутатор, первый вход которого соединен с вторым выходом задающего генератора,делитель напр жени ,вход которого  вл етс  входом устройства и соединен с вторым входом первого коммутатора, второй коммутатор, входы первой группы которого соединены с вьпсодами делител  напр жени , третий коммутатор. первый вход которого соединен с выходом второго коммутатора, отличающеес  , что, с целью повышени  быстродействи , в него введены пороговые элементы, триггеры j элементы И н элемент задержки, вход которого соединен с вторым выходом задающего генератораа выход элемента задержки соединен с вторьм входом третьего коммутатора, выход которого соединен с вторым входом элемента пам ти,, входы пороговых элементов соединены с выходом первого коммутатора, первые входы триггеров соединены с выходом элемента сброса, вторые входы триггеров сое (Л динены с выходами пороговых элементов , первый выход каждого триггера, кроме первого, соединен с первым входом каждого элемента И, второй вход которого соединен с вторым выходом предыдущего триггера, выходы элементов И соединены с входами второй группы второго коммутатора, третий вход которого соединен с вто рым выходом последнего триггера, выэо ю со ходы элементов И  вл ютс  вторыми выходами устройства, первый выход первого триггера  вл етс  третьим выходом устройства.

Description

Изобретение относитс  к вычислительной технике и автоматике, в частности к запоминающим устройствам , и может быть использовано в системах автоконтрол  при испытани х объектов, рабочий режим которых характеризуетс  широким диапазоном и высокой скоростью изменени  контролируемых параметров.

Известно,аналоговое запоминающее устройство, содержащее нелинейньй четьфехполюсник, накопительный злемент на конденсаторе, элемент сброса , тиристор, диод, транзистор и резистор Cl 3Недостатком данного устройства  вл етс  узкий диапазон уровн  запоминак1щих напр жений.

Наиболее близким к изобретению . по технической сущности  вл етс  аналоговое запоминающее устройство, содержащее задающий генератор, первый , второй и третий коммутаторы, элемент сброса, делитель напр жени , аналого-цифровые преобразователи, счетную логическую схему, элемент пам ти и индикатор.

Задающий генератор обеспечивает синхронизацию процессов измерени  и регистрации информации. Первый коммутатор осуществл ет подключение входного напр жени  к измерительному преобразователю (при этом учитываютс  и действи  оператора). Третий коммутатор переключает ступени делител  напр жени , вследствие чего измен етс  коэффициент ослаблени  сигнала. Второй коммутатор подключает выход делител  напр жени  к входу второго аналого-цифрового преобразовател .

Первый выход задак цего генератора соединен с первым входом первого коммутатора , второй вход которого  вл етс  входом устройства. Второй выход задающего генератора соединен с входом элемента сброса, выход которого подключен к первым входам счетной логической схемы и запоминающего цифрового устройства. Выход первого коммутатора соединен с входом делител  напр жени , выходы которого подключены к первым входам третьего коммутатора. Второй вход третьего коммутатора подключен к первому выходу счетной логической схемы. Выход третьего коммутатора подключен к входу первого аналого-цифрового преобразовател  и к первому входу

второго коммутатора, второй вход которого подключен к второму выходу счетной логической схемы, а выход второго коммутатора подключен к

входу второго аналого-цифрового преобразовател . Выход последнего подключен к второму входу запоминающего цифрового устройства, к третьему входу которого подключен третий вы0 .ход счетной логической схемы. Второй вход счетной логической схемы подключен к выходу первого аналогоцифрового преобразовател  (-2.

Недостатком и-звестного устройства

s  вл етс  низкое быстродействие, обусловленное использованием принципа последовательного сравнени  (взвешивани ) входной и заданной величин с последукнцей коррекцией по результатам опроса.

Цель изобретени  - повышение быстродействи  устройства.

Поставленна  цель достигаетс  5 тем, что в аналоговое запоминающее устройство, содержащее элемент пам ти , первый вход которого соединен с выходом элемента сброса, выход элемента пам ти  вл етс  первым выходом устройства, задающий генератор, первй1й выход которого соединен с входом элемента сброса, первый коммутатор , первый вход которого соединен с вторым выходом задающего генератора , делитель напр жени , вход которого  вл етс  входом устройства и соединен с вторым входом первого коммутатора , второй коммутатор, входы первой группы которого соединены с выходами делител  напр жени , третий коммутатор, первый вход которого соединен с выходом второго коммутатора , введены пороговые элементы, триггеры, элементы И и элемент задержки , вход которого соединен с вторым вьвсодом задающего генератора, выход элемента задержки соединен с вторым входом третьего коммутатора, выход которого соединен с вторым вкодом элемента пам ти, входы пороговых элементов соединены с выходом первого коммутатора, первые входы триггеров соединены с выходом элемента сброса, вторые входы триггеров соединены с выходами пороговых элементов , первый выход каждого триггера , кроме первого, соединен с первым входом каждого элемента И, второй вх:од которого соединен с вторым выходом предыдущего триггера, выходы элементов И соединены с входами второй группы второго коммутатора, третий вход которого соединен с вторым выходом последнего триггера, выходы элементов И  вл ютс  вторыми выходами устройства, первый выход первого триггера  вл етс  третьим выходом устройства. На чертеже изображена функциональна  схема предлагаемого устройства . Устройство содержит элементы И 1, задающий feHepaTop 2, элемент 3 сбро са, элемент 4 пам ти, делитель 5 напр жени , элемент 6 задержки, коммутаторы 7-9, триггеры 10 и пороговые элементы 11. 1 Устройство работает следующим образом . Дл  подготовки устройства к запоминанию мгновенного значени  контролируемого напр жени  на первом выходе задающего генератора 2 формируетс  импульс, поступающий на вход элемента 3 сброса. При этом на выходе последнего формируетс  сигнал, разр жающий конденсатор элемента 4 пам ти и перевод щий все триггеры 10 в состо ние, при котором уровень нап р жени  на первом выходе каждого триггера соответствует О, а на вто ром - 1. При этом выходное напр жение всех элементов И 1 имеет уровень О. Вторые выходы устройства и группа вторых входов коммутатора 8 обесточены. Напр жение с уровнем 1, подаваемое со второго выхода по леднего триггера 10 на третий вход коммутатора 8, включает его, что соответствует соединению первого входа коммутатора 9 с первым выходом делител  5 напр жени . Напр жение с уров нем О поступает с второго выхода первого триггера 10 на третий выход устройства, что соответствует режиму переполнени . Дл  запоминани  мгновенного значе ни  контролируемого напр жени  на первом выходе задающего генератора 2 формируетс  импульс, подключающий вход устройства через коммутатор 7 к входам пороговых элементов 11, пр  чем U, 1 2« Э уровни срабатывани  пороговых элемен тов. Импульс с первого выхода генератора 2 подаетс  с задержкой, заданной элементом 6, на второй вход коммутатора 9. Задержка необходима дл  исключени  вли ни  переходных процессов на результат контрол . Если контролируемое напр жение , в момент поступлени  задержанного импульса на второй вход коцмутатора 9 оно поступает на элемент 4 пам ти и запоминаетс  последним. Если и i Uy.U, где U2 - уровень срабатывани  порогового элемента 11, имеющего пор дковый номер на единицу меньший, срабатывает только этот пороговый элемент 11 и опрокидываетс  соответствующий ему триггер 10, уровень напр жени  на втором выходе которого принимает значение О. Поскольку одновременно напр жение на первом выходе данного триггера 10, соединенном с первым входом элемента И 1 , принимает значение I, а напр жение на втором входе элемента 1, соединенном с вторым выходом предьщущего триггера 10, также равно 1, напр жение на выходе данного элемента И 1 принимает значение I. При этом напр жение с выхода делител  5 напр жени  через коммутатор 8 поступает на первый вход коммутатора 9 и в момент поступлени  задержанного импульса на второй вход коммутатора 9 поступает на элемент 4 пам ти и запоминаетс  последним. Если U24,Uj(Ui, срабатывают все пороговые элементы 11 и опрокидываютс  все триггеры 10. Выходное напр жение всех элементов И 1, кроме первого, имеет значение О. При этом включаетс  коммутатор 8, соответс ,твующий передаче напр жени  с последнего выхода делител  5 через коммутатор 8 на первый вход коммутатора 9, и в момент поступлени  задержанного импульса на второй вход коммутатора 9 поступает на вход элемента 4 пам ти. Если , срабатывают все пороговые элементы 1 1 и опрокидываютс  все триггеры 10. При этом выходное напр жение всех элементов И 1 равно О и все каналы коммутатора 8 заперты. Первый вход элемента 4 пам ти и все выходы (Вых2) устройства обесточены . Напр жение с уровнем I поступает с первого выхода первого триггера 10 на выход устройства (Вых.а). По сравнению с известным предложенное устройство обеспечивает высокое быстродействие, что позвол ет расширить диапазон запоминаемого

Claims (1)

1. АНАЛОГОВОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее элемент памятн, первый вход которого соединен с выходом элемента сброса, выход элемента памяти является первым выходом устройства, задающий генератор, первый выход которого соединен с входом элемента сброса, первый коммутатор, первый вход которого соединен с вторым выходом задающего генератора,делитель напряжения, вход которого является входом устройства и соединен с вторым входом первого коммутатора, второй коммутатор, входы первой группы которого соединены с выходами делителя напряжения, третий коммутатор, первый вход которого соединен с выходом второго коммутатора, отличающееся трм, что, с целью повышения быстродействия, в него введены пороговые элементы, триггеры, элементы И и элемент задержки, вход которого соединен с вторым выходом задающего генератора, выход элемента задержки соединен с вторым входом третьего коммутатора, выход которого соединен с вторым входом элемента памяти., входы пороговых элементов соединены с выходом первого коммутатора, первые входы триггеров соединены с выходом элемента сброса, вторые входы триггеров соединены с выходами пороговых элементов, первый выход каждого триггера, кроме первого, соединен с первым входом каждого элемента И, второй вход которого соединен с вторым выходом предыдущего триггера, выходы элементов И соединены с входами второй группы второго коммутатора, третий вход которого соединен с вторым выходом последнего триггера, выходы элементов И являются вторыми выходами устройства, первый выход первого триггера является третьим выходом устройства. ’

   SU „„1084899