SU1053102A1 - Одноразр дный адаптируемый четверичный сумматор - Google Patents

Abstract

ОДНОРАЗРЯДНЫЙ АДАПТИРУВМ) ЧБТВВРТИЧНЫ СУММАТОР, содержащий п ть элементов И и пать элементов ШИ, отличающийс  тем, чт.о О целью повьшени  надежности, в него введены семнадцать элементов равнозначности , причем пр мой вкод CTieq шего разр да первого операнда тора соединен с первыми входакш п( вого, второго и третьего элементов равнозначности, с первыми входш о первого и второго элементов И, пр мой вход младшего разр да первого опбра да cyMMfkTopa соединен с перками в;к здаык четвертого и п тогх элементов равнозначности, с входагш .; первого элемента равнозначности и второго элемента И, пр мой вход ч арiiiero разр да второго операнда су « атора соединен с первым входом третьего элемента И и вторым входом первого элемента И,пр кюй вход младшего разр да второго операнда сумматора соединен с вторым входом четвертого элемента равнозначности и с первыгш входами шестого, седьмого, восьмого элементов равнозначности и четвертого элемента И, вход переноса сумматора соеда1нен с первыми входами дев того, дес того и одиннадцатого элементов равнозначности, со вторыми входаг м четвертого, шестого, седьмсэго и восьмого элементов И, элементов равнозначности , инверсный вход младшего разр да первого операнда Соединен с третьим входом шестого и с вторым входом второго эле1У«ентов равнозначности , инверсный вход старшего разр да второго операнда сумматора соединен с первым входом двенаддатого и вторым входом третьего элементов равнозначности, инверсный вход младшего разр да второго операнда сумматора соединен с вторыми входами Дев того и дес того элементов равнозначности , выходы первого, второго, третьего, четвертого, п того, шесто- -. го, седьмого восьмого, дев того, с того, одиннадцатогоИ двенадцатогоi элементов равнозначности соединены соответственно с периьш входом тринадщаТого элемента равнозначности, с вторым входом третьего элемента И, с третьим входом четвертого элемента И, с вторым входом одиннадцатого элемента равнозначности, с первым входом четырнадщатого элемента равно- значйости, с вторыми входами Тринадцатого и четырнадцатого элементов равнозначности, с третьими входг1МИ первого, второго и третьего элементов Икс выходс1ми младшего и старшего разр дов суммы сумматора, выход четьфнадцатого элемента равнозначности соединен с перкам входом п тнадздатого элемента равнозначности выход кртсфого.  вл етс  резервным вы ходом суммы сумматора, выхоД третьего элемента И соединен с первыми вхо дами первого, второго, третьего и четвертого элементов ИЛИ, выход четвертого элемента И соединен с вторыми вxoдa вI первого, второго и третьего элементов ИЛ1{ и с первым входом п того элемента ИЛИ, выход первого элемента И соединен с третьими входами первого и третьего элементов ШШ

Description

и с вторыми входами четвертого и п того элементов ИЛИ, выход второго элемента И соединен с четвертым входом первого элемента ИЛИ и с третьими входами второго, четвертого у. п то- го элементов , выход п того элемента И соединен с четвертыми,входами второго, третьего, четвертого и п того элементов ИЛИ, выходы первого, второго, третьего, четвертого и п того элементов ИЛИ  вл ютс .соответственно первым, вторым, третьим, четвертым и п тым выходами резервного переноса сумматора, первый, второй, третий, четвертый, п тый, шестой,

седьмой, восьмой и дев тый управл ющие входы перекоммутации соединены соответственно с третьим входом седьмого элемента равнозначности, с вторыми входами п того и п тнадцатого элементов равнозначности, с первым и вторым входами шестнадцатого, первым и вторым вводами семнадцатого элементов равнозначности и первым входом п того элемента И, выходы шестнадцатого и семнадцатого элементов разнозначности соединены соответственно с вторым и третьим входами п того элемента И,

Изобретение относитс  к автоматике и вычислительной технике и может быть применено при разработке надежных узлов обработки цифровой информации,

Известны суглматоры, предназначенные дл  сугплировани  нескольких многоразр дных разр дных чисел, содержащие несколько ступеней суммировани , шифраторы, узлы формировани  переносов ij и 2 .

Сумматори примен ютс  при построении матричных умножителей дл  суммировани  частичных произведений и обладают большой сложностью и низким быстродействием, обусловленным применением метода многоступенчатой обработки ,.

Наиболее близким к изобретению  вл етс  одноразр дный четвертичный сумматор, содержаи1Ий п ть элементов НЕ,тринадцать . элементов И и п ть элементов ИЛИ 3.

Недостаток известного сумматора заключаетс  в том, что выход из стро любого элемента схемы приводит, к потере устройством работоспособности, что существенно отражаетс  на надежности устройств, использующих в своей структуре такой сумматор.

Целью изобретени   вл етс  повышение надежности сумматора за счет возможности сохранени  его работоспособности при наличии любой логической неисправности любого элемента схемы устройства.

Поставленна  цель достигаетс  тем, что в одноразр дный адаптируемый четвертичный сумматор, содержащий п ть элементов И и п ть элементов ИЛИ, введены семнади(ать элементов равнозначности, причем пр мой вход старшего разр да первого операнда cyMt-iaTopa соединен с первыми входами первого, второго и третьего элементов равнозначности, с первыми входами первого и второго элементов пр мой вход-младшего разр да первого операнда сумматора соединен с первыI ми входами четвертого и п того элеi ментов равнозначности, с вторыми первого элемента равнозначности и второго элемента И, пр мой в.ход старшего разр да второго операнда сумматора соединен с первым, входом третьего элег-юнта И и вторым уходом первогоэлемента И, пр мой вход младшего разр да второго операнда сумматора соединен с вторым входом четвертого элемента равнозначности и с первыми входами шестогоj седьмого, восьмого элементов равнозначности и четвертого элемента И, вход переноса сумматора соединен с первыми входами дев того, дес того и одиннадщатого .элементов равнозначности, с вторыми входами четвертого, шестого, седьмого и восьмого элементов И, элементов равнозначности, инверсный вход младше1Х ) разр да первого операнда соединен с третьим входом шестого и с вторым входом второго элементов равнозначности , инверсный вход старшего разр да второго операнда сумматора соединен с первым входом двенадцатог и вторым входом третьего элементов равнозначности, инверсный вход младшего разр да второго операнда сумматора соединен с вторыми входами дев того и дес тогоэлементов равнозначности , выходы первого, второго,третьего , четверто-го, п того, шестого, седьмого, восьмого, дев того, дес того , одиннадцатого и двенадцатого элементов равнозначности соединены соответственно с первым входом три, йадцатого элемента равнозначности, с вторым входом третьего элемента И,. с третьим входом четвертого элемента rf, с вторым входом одиннадцатого элемента равнозначности, с первым входом четырнадцатого элемента равнозначности , с вторыми входами тринадцатого и четы15надца/:-го элементов равнозначности, с третьими входами первого, второго и третьего элементов И и с выходами младшего и старшего разр дов суммы сумматора, -выход четырнадцатого элемента разнозначноеfTH соединен с первым входом п тнадцатого элемента равнозначности, выход которого  вл етс  резервным выходом суммы сумматора, выход т.ретьего элемента И соединен с первыми входами первого, второго, третьего и четвертого элементов ИЛИ, выход четвертого элемента И соединен с вторыми входами.первого, второго и третьего элементов 1ШИ и с первым входом п того элемента ИЛИ, выход первого элемента И соединен с третьими входа1 да первого и третьего элементов ШБ1 и с вторыми в ход aiviH. четвертого и п того элементов ИЛИ, выход второго элемента И соединен с четвертым входом первого элемента ИЛИ и с третьими входакМ второго, четвертого и п того элементов ИЛИ, выход п того элемента И соединен с четвертыми входами второго, третьего, четвертого и п того элементов ИЛИ, выходы первого, второго, третьего, четвертого и п того элементов ИЛИ  вл ютс  соответственно первым , вторым, третьим, четвертым и и тым выходами резервного переноса сумматора , первый, второй, третий, четвертый , п тый, шестой, седьмой, восьмой и дев тый управл ющие входы перекоммутации соединены соответственно с третьим входом седьмого элемента равнозначности, с вторыми входами п того и п тнадцатого элементов равнозначности ., с первым и вторым вхОдагли шестнадцатого, первым и вторым входами семнадцатого элементов равноэначности и первым входом п того элемента И, выходы шестнадцатого и семнадцатого элементов равнозначности соединены соответственно о вторым и третьими , входами п того элемента И, На чертеже изображена схема устройства . Устройство содержит информационные входы 1-29, на которые поступают сигналы Х1-Х5 либо их инверсии, при этом XI и ХЗ  вл ютс  старшими разр  |дами четверичных цифр операндов, Х2 и Х4 - младшими разр дами четверичных цифр операндов, Х5 - сигнал переноса из предыдущего четверичного разр да. На управл ющие входы 30-37 устрой ства в соответствии с алгоритмом фун кционировани  (в зависимости от состо ни  устройства - исправное или од но из неисправных) поступают сигналы Х1-Х5 либо их инверсии, либо констант ты О или 1. Устройство содержит также выходы 38-45, причем выходы 38-40  вл ютс  выходами, с которых снимаетс  четверична  цифра суммы, а с выходов 41-45 снимаетс  сигнал переноса в следующий четверичный разр д, элементы 4662 равнозначности, элементы И 63-67, элементы ИЛИ 68-72. Первые и вторые входы элементов 56-60 равнозначности подключены к информационным входам устройства, а первые и вторые входы элементов 61 и 62 равнозначности подключены к управл ющим входам устройства, выходы элементов 56 и. 57 равнозначности соединены с первым и вторым входами элемента И 63, третий вход которого  вл етс  информационным входом устройства , а выход которого соединен с перовыми входами элементов ИЛИ 6871 , выходы 41-44 которых  вл ютс  выходами блока; выход элемента 58 равнозначности подключен к первому входу элемента И64, второй и третий входы которого соединены синформационными входами устройства, а выход соединен с вторыми входами элементов ИЛИ 68-70 и с первым входом элемента ИЛИ 72, выход 45 которого  вл етс  первым выходом блока; выход элемента 59 равнозначности соединен с первым-входом элемента И 65, второй и третий входы которого соединены с информационными входами устройства, а выход - с третьими входами элементов ИЛИ 68 и 70 и с вторыми входами элементов ИЛИ 71 и 72; выход элемента 60 равнозначности соединен с первым входом элемента И 66, второй и третий входы которого  вл ютс  информационными входами устройства , а выход соединен с четвертым . входом элемента ИЛИ 68 и с третьими входами элементов ИЛИ 69, 71 и 72J выходы элементов 61 и 62 равнозначности подключены к первому и второму входам элемента И 67, третий вход которого  -вл етс  управл ющим входом устройства, а выход соединен с четвертыми входами элементов ИЛИ 69-72, Первый и второй входы элементов 46 и 48 равнозначности соединены с информационными входами устройст.ва, с которыми соединены также первый, второй и третий входы элемента 47 равнозначности, первый и второй входы элемента 49 равнозначности и первый вход элемента 50 равнозначности, второй вход которого  вл етс  управл ющим входом устройства/ выход элемента 46 равнозначности соединен с первым входом элемента 53 равнозначности , второй вход которого  вл етс  информационным входом устройства , а выход - первым выходом 38

блока, с KOTOpot-o снимаетс  младашй разр д четвертичной цифры суммы; выходы элементов 47 и 48 равнозначности соединены с первым и вторым входами элемента 51 равнозначности, выход которого соединен с первым входом элемента 54 равнозначности, второй вход которого  вл етс  ииформационным входом устройства, а выход 39  вл етс  вторым выходам блока, с которого снимаетс  старший разр д четв ртичной цифры суммы; выход элемента 49 равнозначности, третий . вход которого  вл етс  управл ющим входом устройства, соединен с первым

11 12 13 14 15 16 17

1 2 3

Х2

Х4 Х5 Х2 Х4

4 5: б 7 8 9 10 Х5 XI 18 19 20 Х2 ХЗ XI Устройство работает следующим образом. На информациьнные входа 1-29 подаютс  cyMNOspyeKBiie четвертичные цифры и вход щий сигнал переноса в соответствии с таблицей. В случае исправного соо1;о ни  устройства зна чени  сигналов на управл ющих входа 30-37 безразлично; с выхода 38 сиимаётс  значение младшего разр да четверичной цифры сукв«1, с выхода 39 значение старшего разр да четверичной цифры суммы, с выхода 41 значение переноса в следующий четверичный разр д. При наличии неисправностей функци , соответствующа  значению младшего разр да чет веричной цифры суммы, снимаетс  с выхода 40, при подаче на входы 30-32 соответственно управл ющих сигналов Х4, Х4 и Х5. При наличии неисправнос тей , 47.1 функци  старшего разр да

входом элемента 52 равнозначности, второй вход которого соединен с выходом элемента 50 равнозначности, а выход соединен с первым входом элемента 55 равнозначности, втброй вход которого  вл етс  управл ющим входом Устройства, а выход - третьим выходо 40 блока форм ровани  сигналов четверичной суммы, с которого в зависимости от сигналов управлени  могут . сниматьс  как младший, так и старший разр ды четвертичной суммы,

В таблице представлены значени  сигналов, подающихс  на информацирнные входы.

21 22 23 24 25 26 27 28 29

Х4

Х5 XI Х2 Х5 Х4 Х4 Х5 Х2 чет8еричаой суммы реализуетс  на выходе 40 при подаче на входы 30-32 у упра:вл 1о1цих сигналов Соответственно Х2, ,XI/, ХЗ .„.,.;- :: :. /. . . : .,. : . ., ; При наличии неисгфавностей 63«0; 68«д 56вИ сигнал переноса в следуиший четверичный разр д Формируетс  на выходе 4s при подаче на управл юво е входы 33-37 соответственно сигналов Х1, Х2, ХЗг Х4 и XS. При наличии неисправностей сигнал переноса формируетс  на выходе 44 при поДаче. на управл ющие входы 33-37 соответственно сигналов Х4 1, Х5, XI и ХЗ. При наличии неисправностей , сигнал переноса формируетс  на выходе 42 при подаче на управл квцие входа| 33-37 соответственно сигналов XI, ..1, ХЗ, Х4 и Х5. При наличии неисправностей сигнал переноса формируетс  на выходе 43 при Аодаче на управл к ф1е входы

33-37 соответственно сигналов XI, 1, Х2, Х4 и Х5. Наличие неисправностей элементов 69, 70, 71, 72, 1, 62, 67, 49, 50, 52 или 55 не измен ет пор док функционировдци  устройства в неисправном состо нии.

Таким образом, предложенное устройство сохран ет работоспособность при

ГТг 3 5is 7i

111 III 11

наличии любой одиночной логической неисправности любого элемента схемы. Кроме того при наличии 1008 двойных логических неисправностей из 1404 возможных устройств также сохран етс  работоспособность при соответствующем изменении сигналов управлени .

Claims (1)

1. ОДНОРАЗРЯДНЫЙ АДАПТИРУЕШЙ

   ЧЕТВЕРТИЧНЫЙ СУММАТОР, содержащий пять элементов И и пять элементов ИЛИ о Т л и ч аю щ и й с я тем, что; с целью повышения надежности, в него введены семнадцать элементов равнозначности, причем прямой вход стар* шего разряда первого операнда сумматора соединен с первыми входами первого, второго и третьего элементов равнозначности, с первыми входами' первого, и второго элементов И, прямой вход младшего разряда первого операнда сумматора соединен с первыми входами четвертого и пятого элементов равнозначности, с вторыми входами · первого элемента равнозначности и второго элемента И, прямой вход старшего разряда второго операнда сумматора соединен с первым входом третьего элемента И и вторым входом первого элемента И, прямой вход младшего раз- ходом суммы сумматора, выход третье· .ряда второго операнда сумматора соединен с вторым входом четвертого элемента равнозначности и с первыгди входами шестого, седьмого, восьмого элементов равнозначности и четвертого элемента И, вход переноса сумматора соединен с первыми входами девятого, десятого и одиннадцатого элементов равнозначности, со вторыми входами

   I и с вторыми входами четвертого и пятого элементов ИЛИ, выход второго элемента И соединен с четвертым входом первого' элемента ИЛИ и с третьими входами второго, четвертого и пятого элементов ИЛИ, выход пятого элемента И соединен с четвертыми,входами второго, третьего, четвертого и пятого элементов ИЛИ', выхода первого, второго, третьего, четвертого и пятого элементов ИЛИ являются-соответственно первым, вторым, третьим, четвертым и пятым выходами резервного переноса сумматора, первый, второй, третий, четвертый, пятый, шестой, ₍ седьмой, восьмой и девятый управляющие входа перекоммутации соединены соответственно с третьим входом седьмого элемента равнозначности, с вторыми входами пятого и пятнадцатого элементов равнозначности, с первым и вторым входами шестнадцатого, первым и вторым вводами семнадцатого элементов равнозначности и первым входом пятого элемента И, выхода шестнадцатого и семнадцатого элементов равнозначности соединены соответственно с вторым и третьим входами пятого элемента И,