Изобретение относитс к электросв зи и можетбыть использовано при передаче цифровых испытательных сигналов в виде псевдослучайных последовательлостей (ПСП). Известно устройство дл синхрони зации контрольного и эталонного циф ровых сигналов, содержащее элемент НЕТ, блок выделени тактовой частоты , вход которого подключен к шине контрольного сигнала, первый выход блока выделени тактовой Частоты со динен с входом счетчика импульсов, вьлходы которого через дешифратор подключены к первым входам первого и второго элементов И, выход второг элемента И соединен с первым входом генератора эталонных сигналов, второй вход которого подключен к выходу блока выделени тактовой частот а также элемейт НЕ, R - 3 -триггер и блок несовпадений, выход которого соединен с первым входом элемента НЕТ, второй вход которого подключен к последнему разр ду счетчика импульсов , а выход элемента ПЕТ соединен с первым входом R- S -триггера , к второму входу которого подключен второй выход дешифратора, причем выход Р- S -триггера соединен с вто рым входом второго элемента И Herloci редственно и через элемент НЕ с вторым входом первого элемента- И, выход которого подключен к третьему входу генератора эталонных сигналов выход которого соединен с первым входом блока несовпадений,- второй вход которого подключен к шине контрольного сигнала Cl 1. Однако устройство обладает низкой точностью обнаружени ошибок. Наиболее блйзким техническим решением к изобретению вл етс устройство дл обнаружени ошибок, содержащее последовательно соединенные переключатель, регистр сдвига , первый полусумматор, преобразова тель кода, второй полусумматор, и ин тегратор, выход которого подключен к управл ющему входу переключател , первый вход которого объединен с входом преобразовател кодов, а второй - с входом элемента задержки, выход которого соединен с вторым входом второго полусумматора L2. Недостаток известного устройства низка точность обнаружени ошибок из-за отсутстви возможности отличат перерывы св зи от проскальзываний и отдельных ошибок. Цель изобретени - повышение точности обнаружени ошибок, проскальз лваний и перерывов . св зи. Поставленна цель достигаетс тем что в устройство дл обнаружени ошибок, проскальзываний и перерывов св зи, содержащее интегратор и первы блок обнаружени ошибок, состо щий из первого полусумматора и последовательно соединенных переключател , peJгиcтpa сдвига и второго полусумматора , выход которого подключен к второму входу переключател , причем первый вход переключател вл етс первым входом первого блока обнаружени ошибок, выходом которого . вл етс выход первого полусумматора, введены второй блок .обнаружени ошибок, счетный триггер, третий и четвертый переключатели , элемент запрета, элемент И, блок обнаружени пропадани сигнала и f - S-триггер, при этом выходы вторых полусумматоров первого и второго блоков обнаружени , ошибок подключены к первым входам первых полусумматоров первого и второго блоков обнаружени ошибок, а вторые входы первых полусумматоров первого и второго блоков обнаружени ошибок объединены друг с другом и с первыми входами соответствующих переключателей первого и второго блоков обнаружени ошибок и вл ютс входом устройства, причем выходы первого и второго блоков обнаружени ошибок подключены соответственно к первым . и вторым входам третьего и четвертого переключателей, к третьим входам которых подключены первый и второй выходы счетного триггера, выход третьего переключател вл етс выходом ошибки устройства и подключен к первому входу элемента запрета , к второму входу которого и к входу интегратора подключен выход четвертого переключател , а выход интегратора подключен к первым входам (-5-триггера и элемента И, к второму входу которого подключен выход элемента запрета, выход элемента И вл етс выходом проскальзывание устройства и подключен к входу счетного триггера, выходы которого подключены к третьим входам переключателей первого и второго блоков обнаружени ошибок, при этом вход устройства объединен с входом блока: обнаружени пропадани сигнала, выход кото- « рого подключен к третьему входу элемента Ник второму входу R-S-триггера , выход которого вл етс выходом перерыв св зи устройства. На,чертеже представлена структурна схема устройства дл обнаружени ошибок, проскальзыв аний и перерывов св зи. Устройство содержит первый блок 1 обнаружени ошибок, состо щий из регистра 1-1 сдвига, первого Г-2 и второго 1-3 полусумматоров, переключател 1-4, второй блок 2 Обнаружени ошибок, состо щий из регистра 2-1 сдвига, первого 2-2 и второго 2-3 полусумматоров, переключател 2-4, интегратор 3, счетный триггер 4, третий 5 и четвертый 6 переключатели , элемент запрета 7, элемент И 8, блок 9 обнаружени пропадани сигнала, R-S -триггер 10. Устройство работает следующим образом. Допустим, счетный триггер 4 находитс в таком состо нии, что на его пр мом выходе - логическа 1, а на инверсном - О. В этом случае переключатель 1-4 замыкает обратную св зь с выхода первого полусумматора 1-2 на вход регистра 1-1 сдвига. Назовем такой регистр сдвига замкнутым регистром сдвига. На втором полусумматоре 1-3 происходит сравнение ПСП., формируемой в замкнутом регистре 1-1 сдвига, с ПСП, приход щей на вход устройства и выдел ютс ошибки. Третий переключатель 5, управл емый счетным триггерой 4, всегда пропускает с аиб ки, выделенные полусумматором только при работе с тем регистром, который в данный момент вл етс замк нутым. В данном случае он пропускае ошибки, выделенные вторым полусумма тором 1-3. В это врем переключателем 2-4, управл емым счетным триггером 4, обратна св зь с выхода второго полусумматора 2-2 на вход регистра 2-1 сдвига разомкнута. Через переключатель 2-4 производитс заполнение регистра 2-1 сдвига |ПСП, приход щей на вход устройства, и происходит выделение ошибок на вт ром полусумматоре,2-3. Такой регист сдвига назовем разомкнутым регистром сдвига. Четвертый переключатель 6, управл емЕлй счетным триггером 4, всегда пропускает ошибки, выделенные полусумматором только при работе с тем регистром сдвига, кото рый в данный момент вл етс разомк НУТЫМ.. (. Таким образом, первый блок 1 об наружени ошибок, состо щий КЗ регистра 1-1 сдвига, полусумматоров 1-2 и 1-3 и переключател 1-4, работает в данный момент в режиме из мерени , а второй блок 2 обнаружени ошибок, состо щий из регисч ра 2-1 сдвига, полусумматоров 2-2 и 2 и переключател 2-4, работает в ре жиме фазировани . В этом случае ошибки с выхода второго полусумматора 1-3, работeuo щего совместно с замкнутым регистром 1-1 сдвига, через третий переключатель 5 проход т на оши ки устройства и поступают На вход элемента запрета 1, на выход которого однако они не проход т, так к одновременно с каждым импульсом ошибки на запрещающий вход элемент , 3ёшрета 7 через четвертый переключатель 6 проходит импульс ошибки и с выхода второго полусумматора 2-3, работающего совместно с разомкнутым регистром 2-1 сдвига. Такое состо ние устройства продолжаетс до тех пор, пбка не произойдет проскальзывание . При проскальзывании на втором полусум11аторе 1-3 зс1мкнутого регистра 1-1 сдвига, по вл ютс ошибки, обусловленные этим проскальзыванием. .В этом случае, на выходе второго полусумматора 2-3 разомкнутого регистра 2-1 сдвига после его заполнени безошибочным отрезком ПСП, приход щим на вход устройства - отсутствие ошибок. Поэтому на выходе четвертого переключател 6 нет ошибок и через врем , определ емое временем выдержки интегратора 3, на втором входе элемента И 8 по витс разрешающий логический уровень, и импульс ошибки , беспреп тственно прошедший через элемент запрета 7, проходит также через элемент И 8 и переключает счетный триггер 4 в противоположное состо ние, так как на третьем входе элемента И 8 также разрешающий логический уровень, потому что на выходе блока 9 обнаружени пропадани сигнала запрещающий уровень по вл етс только тогда, когда отсутствует некоторое врем сигнал на входе устройства. Импульс с выхода элемента И 8 поступает на выход проскальзывание устройства, сигнализиру о том, что было проскальзывание. После переключени счетного триггера 4 замкнутый регистр 1-1 сдвига размыкаетс и из режима измерени переходит в режим фазировани . Разомкнутый регистр 2-1 сдвига , заполненный безошибочным отрезкс л ПСП, замыкаетс и начинает вырабатывать ПСП.идентичную принимаемой, т.е. из режима фазировани переключаетс в режгал измерени . В этом случае ошибки определ ютс на втором полусумматоре 2-3 и через третий переключатель 5 проход т на выход Саиибки устройства. Таким образом/ благодар переключению режимов работы регистров сдвига уд 1етс определить по вление проскальзывани в минимально короткое врем , определ емое временем выдержки интегратора, которое однако не может быть меньше времени заполнени регистр сдвига. Перерыв св зи в системах передачи может про вл тьс дво ким рбраэом . В первом случае это сплошной нулевой промежуток. Во втором случае нулевой промежуток имеет место только в начале перерыва, а в остальное врем перерыва за счет действи АРУ по вл етс случайна последовательность импульсов, обусловленна шумами.
В обоих случа х блок 9 обнаружени пропадани сигнала сработает и выдаст на вход элемента И 8 Логический уровень., блокирующий его. В первом случае блокировка элемента И 8 будет продолжатьс весь парерыв , преп тству тем самым переключению счетного триггера 4 и переключению режимов работы блоков 1 и 2 обнаружени ошибок, хот на выходе элемента запрета 7 может быт импульс ошибки, производ щий это переключение. - .
Во втором случае с приходом первого импульса шумовой последовательности блок 9 обнаружени пропадани сигнсша возвращаетс в исходное сое- Q то ние, снима блокировку элемента И 8. Но и в этом случае переключени режима работы блока обнаружени ошибок не будет, потому что на выходе блока обнаружени ошибок, работающего в режиче фазировани , ошибки будут следовать с периодичностью меньшей, чем врем выдержки интегратора 3.Поэтому на выходе ин . тегратора 3 будет логический уровень , блокирующий элемент И 8. R -5- триггер 10 фиксирует перерыв св зи, начало которого определ етс блоком 9 обнаружени пропадани сигнала, а конец - по влением на выходе интегратора 3 логического урон , открывающего элемент И 8.
Таким образом, устройство обеспечивает высокую точность обнаружени ошибок потому, что имеет малое врем обнаружени проскальзывани и установлени синхронизма за счет выбора минимально-возможного времени выдержки интегратора и не имеет лож ,ных ошибок во врем перерывов св зи.
Aaei .ввоАш Svraf ./уют