SU1027732A1 - Цифровой функциональный преобразователь - Google Patents

Abstract

ЦИФРОВО ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ, содержащий два входных .регистра, три блока пам ти, семь промежуточных регистров, два сумматора, блок синхронизации и выходной регистр, причем вых&д блока синхронизации соединен с управл ющими входами всех регистров, выход первого входного регистра соединен с информационным входом первого промежуточного регистра и через пэрвый блок пам ти с информационным входом второго промежуточного регистра, выход второго блока пам ти соединен с информационным входом третьего промежуточного регистра, выход которого соединен с первым входом первого сумматора, выход которого соединен , с информационным входом выходного регистра, отличающийс  тем, что, с целью повышени  быстродействи , в него введены коммутатор, триггер и два блока пам ти, причем выход второго входного регистра через третий блок пам ти соединен с информационным входом четвертого промежуточного регистра, выход которого соединен с первым входом второго сумматора , второй вход и выход которого соединены соответственно с выходом второго промежуточного регистра и информационным входом п того промежуточного регистра, выход которого через четвертый блок пам ти соединен с информационным входом шестого промежуточного регистра, пр мой и инверсный выходы которого соединены соответственно с о первым и вторым информационными вхоkn дами коммутатора, выход которого соединен с вторым входом первого сумматора , выход первого промежуточного регистра соединен с информационным входом седьмого промежутомного регист ра, выход которого соединен с вхо дами второго и п того блоков пам ти, 1C выход п того блока пам ти соединен к с информационным входом триггера, синхровход и выход которого соединены соответственно с выходом блока, ОО tC синхронизации и управл ющим входом коммутатора. .

Description

Изобретение относитс  ti вычислительной технике и может быть использовано в качестве специализированного процессора вычислительной системы высокой производительности дл  вычислени  функций одного переменного . Известно устройство дл  вычислени  элементарных функций, содержащее семь сумматоров, три регистра числа, регистр аргумента, регистр остатка, два блока округлени , тринадцать элементоа-И , два блока умножени , семь элементов ИЛИ, восемь блоков сравнени  и четыре счетчика.. Работа устрой ства выполн етс  в виде последовательности итераций, причем в каждой итерации выполн етс  несколько умнож ний TI 1. Недостатком устройства  вл етс  низкое быстродействие. Наиболее близким к предлагаемому техническим решением  вл етс  конвейерное устройство дл  вычислени  элементарных функций, содержащее п т надцать регистров, три блока посто н ной пам ти ПЗУ , два блока умножени два сумматора и блок управлени . Дан ное устройство работает по конвейерн му принципу. Его быстродействие при обработке массивов чисел определ етс  временем умножени  двух чисел на блоке умножени  }. Однако в задачах цифровой .обработ ки данных сейсморазведки, радионави гации , результатов физических экспериментов и т,д., где требуетс  многократное вычисление функций одного переменного, в частности элементарных функций, возникает необходимость дальнейшего повышени  производительности обработки. Это св зано.как с возрастанием объемов обрабатываемых данных, так и с по влением новых алгоритмов обработки, реализаци  которых на медленных цифровых устройствах невозможна. Таким об разом, быстродействие известного устройства уже не  вл етс  удовлетворительным. Цель изобретени  - повышение быст родействи . Поставленна  цель достигаетс  тем что в цифровой функциональный преобразователь , содержащий два входных р гистра, три блока паи ти, семь проме жуточных регистров, два сумматора, блок синхронизации и выходной регис причем выход блока синхронизации соединен с управл ющими входами всех 1 322 регистров, выход первого входного регистра соединен с информационным входом первого промежуточного регистра и через первый блок пам ти с информационным входом второго промежуточного регистра, выход второго блока пам ти соединен с информационным вхо-дом третьего промежуточного регистра, выход которого соединен с первым входом первого сумматора, выход которого соединен с информационным входом выходного регистра, дополнительно введены коммутатор, триггер и два блока пам ти, причем выход второго входного регистра через третий блок пам ти соединен с информационным входом четвертого промежуточного регистра, выход которого соединен с первым входом второго сумматора, второй вход и выход которого соединены соответственно с выходом второго промежуточного регистра ( информационным входом п того промежуточного регистра, выход которого через четвертый блок пам ти соединен с информационным входом шестого промежуточного регистра , пр мой и инверсный выходы которого соединены соответственно с первым и вторым информационными входами ком.мутатора , выход которого соединен с вторым входом первого сумматора, выход первого промежуточного регистра соединен с информационным входом седьмого промежуточного регистра, выход которого соединен с входами второго и п того блоков пам ти, выход п того блока пам ти соединен с информационным входом триггера, синхровход и выход которого соединены соответственно с выходом блока синхронизации и управл ющим входом коммутатора. На чертеже представлена блок-схема прербразовател , Преобразователь содержит регистры 1-10, блоки 11-15 пам ти, сумматоры 16 и 17, триггер 18, коммутатор 19 блок 20 синхронизации. Преобразователь производит вычисление произвольной функции F(x ) О , по формуле Тейлора с использованием двух членов р да: FCx)%F(Xj -4xF(Xo). где XQ 0,Х;,,,,,х,П, ,,0 - число, образованное старшими разр дами аргумента; Дх 0,0, .,0хц.,х J,- число, образованное младшими разр дами аргумента .

Погрешность этой формулы можно сделать выход щей за пределы разр дной сетки путем соответствующего выбора параметра К.

Приращение Дх F{х вычисл етс  по формуле

AxF4Xo)(F()(o))

; ()/

где функци 

Г

если X П,

Sicgn |0,

если X О ,

если X О . Дл  выполнени  преобразований . о- F(XO). (XQ), лх - , 2 Л, где Z + locjj/F xoH (п /F(х„)/используютс  блоки ll-1i пам ти Случай FCXp и лх О учитываетс  тем, что в качестве соответствующих им значений locg-/РЧХ(5)/и в таблицах берутс  столь большие, по абсолютной величине отрицательные числа, что полученный результат выходит за пределы разр дной сетки.

Устройство работает следующим образом .

В первом такте в регистр 1 записываетс  число Хд, а в регистр 2 число лхо По данным числам из блоков 11 и 12 пам ти считываютс  соответственно знамени  1oQr2 /F(XQ)/

и

Во втором такте эти значени  записываютс  соответственно в регистры и 5 а в регистр 3 переписываетс  содержимое регистра 1. На сумматоре 16 осуществл етс  сложение содержимого регистров 4 и 5о

В третьем такте число из сумматора 16 записываетс  в регистр 7, а в регистр 6 переписываетс  содержимое регистра 3. По содержимому данного регистра из блоков 13 и 14 пам ти считываютс  соответственно значени  F(xp; и /F(xo)/.no содержимому регистра 7 из блока 15 пам ти считываетс  значение 2, т.е. на его выходе получаетс  число, равное произведению 4 х / Р (ХО)/.

В четвертом такте считанные из блоков 13-15 пам ти значени  записываютс  соответственно в регистр 8, триггер 18 и регистр 9. На сумматоре 17 производитс  сложение содержимого регистров 8 и 9 т.е„ формируетс  значение F(x). Причем, содержимое регистра 9 поступает на второй

вход сумматора 17 в пр мом или обратном коде, в зависимости от знака F{XJJ; , хранимого в триггере 18, что позвол ет производить операцию вычитани .

В п том такте полученное значение записываетс  в регистр 10, а из него поступает на выход устройства.

Разделение устройства регистрами позвол ет его ступен м работать независимо . Поэтому, как только результат обработки одного элемента массива из одной, ступени передаетс  в следующую , в данную ступень уже поступают результаты обработки второго элеме 5 та массива. Управление работой данным устройством сводитс  к выработке тактовых импульсов, подвигающих промежуточные результаты от регистров одной ступени в регистры следующей ступени. Тактовые импульсы вырабатывает блок 20 синхронизации, который содержит генератор тактовых импульсов и схем пуска и останова, пропускающие или запрещающие прохождение тактовых импульсов на регистры устройства.

Устройство работает по конвейерному принципу, поэтому его быстродействие определ етс  длительностью такта, равной задержке в наиболее медленной ступени , т.е.

°

где врем  суммировани  на сумматоре;

t,- задержка информации коммута5 тором.

Быстродействие же прототипа равно t .Как известно, операци  умножени  значительно медленнее операции сложени , в частности при использовании наиболее быстродействующего многослойного перемножител  и сумматора с ускоренным переносом- „ tt. Таким образом, предлагаемое устройство значительно превышает по - производительности прототип.

Общий объем блоков пам ти устройства различен дл  разных функций , в частности при разр дности обрабатываемых чисел 16 дл  функции sin , Gl 15 кбит, дл  функции ° 1, Q 22 кбит.

На приведенной структуре можно реализовать любые функции одного переменного, если эти функции принадлежат к классу дважды непрерыва но дифференцируемых. При этом в ПЗУ необходимо иметь коэффициенты дл  всех функций, или замен ть блоки ПЗУ если реализуютс  отдельные функции.

Claims (1)

1. ЦИФРОВОЙ ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ, содержащий два входных регистра, три блока памяти, семь промежуточных регистров, два сумматора, блок синхронизации и выходной регистр, причем выход блока синхронизации соединен с управляющими входами всех регистров, выход первого входного регистра соединен с информационным входом первого промежуточного регистра и через первый блок памяти с информационным входом второго промежуточного регистра, выход второго блока памяти соединен с информационным входом третьего промежуточного регистра, выход которого соединен с первым входом первого сумматора, выход которого соединен, с информационным входом выходного регистра, отличающийся тем, что, с целью повышения быстродействия, в него введены коммутатор, триггер и два блока памяти, причем выход второго входного регистра через третий блок памяти соединен с информационным входом четвертого промежуточного регистра, выход которого соединен с первым входом второго сумматора, второй вход и выход которого соединены соответственно с выходом второго промежуточного регистра и информационным входом пятого промежуточного регистра, выход которого через четвертый блок памяти соединен с информационным входом шестого промежуточного регистра, прямой и инверсный выходы которого соединены соответственно с первым и вторым информационными входами коммутатора, выход которого соединен с вторым входом первого сумматора, выход первого промежуточного регистра соединен с информационным входом седьмого промежуточного регист· ра, выход которого соединен с входами второго и пятого блоков памяти, выход пятого блока памяти соединен с информационным входом триггера, синхровход и выход которого соединены соответственно с выходом блока, синхронизации и управляющим входом коммутатора.

   SU ,..,1027732

   1 ’