[go: up one dir, main page]

SE465193B - Foer hoegspaenning avsedd ic-krets - Google Patents

Foer hoegspaenning avsedd ic-krets

Info

Publication number
SE465193B
SE465193B SE8904120A SE8904120A SE465193B SE 465193 B SE465193 B SE 465193B SE 8904120 A SE8904120 A SE 8904120A SE 8904120 A SE8904120 A SE 8904120A SE 465193 B SE465193 B SE 465193B
Authority
SE
Sweden
Prior art keywords
metal conductors
circuit
passivating layer
layer
circuit according
Prior art date
Application number
SE8904120A
Other languages
English (en)
Other versions
SE8904120D0 (sv
SE8904120L (sv
Inventor
I Keri
Original Assignee
Ericsson Telefon Ab L M
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ericsson Telefon Ab L M filed Critical Ericsson Telefon Ab L M
Priority to SE8904120A priority Critical patent/SE465193B/sv
Publication of SE8904120D0 publication Critical patent/SE8904120D0/sv
Priority to GB9024952A priority patent/GB2238910B/en
Priority to KR1019900018872A priority patent/KR960001614B1/ko
Priority to IT02220190A priority patent/IT1243934B/it
Publication of SE8904120L publication Critical patent/SE8904120L/sv
Publication of SE465193B publication Critical patent/SE465193B/sv
Priority to US07/855,490 priority patent/US5861656A/en

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/811Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
    • H10D89/819Bias arrangements for gate electrodes of FETs, e.g. RC networks or voltage partitioning circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Dicing (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Bipolar Transistors (AREA)

Description

465 193 2 Samtliga dessa metoder har dock den nackdelen att de är tämligen komplicerade och erfordrar extra kretsyta och/eller processteg vid tillverkning.
Uppfinningens syftemål Föreliggande uppfinning syftar till att vid integrerade kretsar avsedda för högspänning på enkelt sätt erbjuda ett skydd mot parasitära MDS-transistorer.
Kort beskrivning av uppfinningen Ovanstående syftemål uppnås vid en för högspänning avsedd integrerad krets med förbindande metalledare anslutna till jord eller potential nära jord och täckt av ett passiverande skikt genom att det passiverande skiktet delvis är uppbrutet ovanför metalledarna för att förhindra aktivering av parasitära MOS- transistorer.
Enligt en föredragen utföringsform är det passiverande skiktet slitsat ovanför metalledarna.
Enligt en annan föredragen utföringsform är slitsarna samman- hängande.
Enligt ytterligare en föredragen utföringsform har slitsarna en bredd av några pm.
Enligt en särskilt föredragen utföringsform bildas det uppbrutna mönstret ovanför metalledarna i samma processteg och i samma.mask som bandrutor och ritsgator.
Kortfattad beskrivning av ritningen Uppfinningen kommer att beskrivas närmare nedan under hänvisning till den bifogade ritningen, i vilken fig. l visar bakgrunden till det problem uppfinningen söker lösa, v» 465 193 3 fig. 2-4 visar tidigare kända metoder för förhindrande av bildande av parasitära MOS-transistorer, fig. 5 visar en tvärsnittsvy av en integrerad krets konst- ruerad i enlighet med föreliggande uppfinning, fig. 6 visar en.vy uppifrån av en integrerad krets konstruerad i enlighet med föreliggande uppfinning.
Detaljerad beskrivning av uppfinningen I den följande beskrivningen kommer samma hänvisningsbetecknin- gar genomgående att användas för samma element eller element med liknande funktion.
Uppfinningens bakgrund beskrivs närmare nedan under hänvisning till fig. l.
Ett substrat 10 avsett att anslutas till en negativ potential, exempelvis av storleksordningen -70 volt är, täckt av ett epitaktiskt skikt 12 av n-typ. Det epitaktiska skiket 12 innehåller två p+-dopade områden 14, 16. Ovanpå det epitaktiska skiktet 12 är sedan en. passivering 18 anordnad. Denna kan exempelvis bestå av fosfordopad kisel, kiselnitrid eller polyimid. Vid passiveringens övre yta, som är ansluten till negativ potential bildas genom adsorption av joner och vatten ett ytskikt 20. På grund av adsorptionen kan det passiverande skiktets ytresistivitet försämras, så att ytskiktet 20 kommer att bilda en GATE-elektrod. Genom att ytskiktet 20 är anslutet till negativ potential kommer elektronerna mellan de p+-dopade områdena 14, 16 i. det epitaktiska skiktet 12 nämligen att repelleras, så att det bildas en p-kanal mellan områdena 14, 16.
Härigenom uppkommer en s.k. parasitär MOS-transistor.
Fig. 2-4 visar tre olika kända metoder för att förhindra bildande av parasitära MOS-transistorer. 465 193 4 Vid den kända konstruktionen enligt fig. 2 har ett rf-dopat område 22 lagts in emellan de två p-dopade områdena 14, 16.
Härigenom bildas ett överskott av negativa laddningsbärare som kompenserar för den ovan.nämnda effekten. På motsvarande sätt kan ett p*-dopat område anordnas mellan n-dopade områden 14, 16 om laddningsbärare av motsatt polaritet utnyttjas. Nackdelen med denna metod är att den är komplicerad genom att ett extra skyddsområde måste dopas i det epitaktiska skiktet.
Vid den kända konstruktionen enligt fig. 3 har en metallskärm 24 anordnats ovanpå passiveringen 18. Denna metallskärm 24 är förbunden med konventionella metalledare 26, vilka är anslutna till samma potential som det epitaktiska skiktet. Denna metod har den nackdelen att en extra metalledare 24 måste anordnas på passiveringen l8 och att extra förbindelser med metalledaren 26 måste upprättas.
Vid den kända konstruktionen enligt fig. 4 är en skärm 28 av polykisel, vilken är ansluten 'till samma potential som det epitaktiska skiktet, inbäddad i passiveringen 18 vid det kritiska området. Denna metod har den nackdelen att extra kretsyta behövs för att bädda in polykiselskärmen i passiveringen.
En föredragen utföringsform av uppfinningen kommer nu att beskrivas närmare nedan under hänvisning till fig. 5 och 6.
Normalt utformas den integrerade kretsens topologi på sådant sätt att en jordad metalledare 30 omger nästan hela chipet och på flera ställen går in från dess periferi. Genom att öppna passiveringen 18 ovanför metalledare 30, 32 som är anslutna till jord eller potential nära jord jämfört med pálagd spänning, kan uppladdning av passiveringsytan förhindras eller fördröjas. På detta sätt hamnar ritsgatan, vilken normalt ligger på potential med största avstånd till jord, och vissa bondrutor utanför den här delvis icke passiverade metallringen. Den icke passiverade metall som går från chipets periferi utgör ett slags kanal/fälla för laddningsbärare som transporteras på passiveringsytan. Dessa 465 195 s laddningsbärare som transporteras från ritsgatan och bondrutor anslutna till potential långt från jord kommer att fångas upp av den icke passiverade metalledaren.
I fig. 6 visas de öppnade delarna av metalledarna 30, 32 såsom slitsar 34, 36. Det inses dock att öppningarna ej behöver vara sammanhängande utan kan ha annan form. Exempelvis an icke sammanhängande öppningar vara anordnade på ledarna.
De i fig. 6 visade öppningarna 34, 36 har lämpligen en bredd på några pm. Lämpligen åstadkoms dessa öppningar i samma masknings- steg som de ändå nödvändiga bondrutorna. Sålunda åtgår ingen extra kretsyta för åstadkommande av dessa öppningar. Det enda som behövs är en komplettering av masken för bondrutorna.

Claims (5)

465 193 6 PATENTKRAV
1. För högspänning avsedd integrerad krets med förbindande metalledare (30, 32) anslutna till jord eller potential nära jord och. täckt av ett passiverande skikt (18), k ä n n e - t e c k n a d av att det passiverande skiktet (18) delvis är uppbrutet (34, 36) ovanför metalledarna (30, 32) för att förhindra aktivering av parasitära MOS-transistorer.
2. Krets enligt krav 1, k ä n n e t e c k n a d av att det passiverande skiktet (18) är slitsat ovanför metalledarna (30, 32).
3. Krets enligt krav 2, k ä n n e t e c k n a d av att slitsarna är sammanhängande.
4. Krets enligt krav 2 eller 3, k ä n n e t e c k n a d av att slitsarna (34, 36) har en bredd av några pm.
5. Krets enligt något av föregående krav, k ä n n e t e c k - n a d av att det uppbrutna mönstret ovanför metalledarna bildas i samma processteg och i samma mask som bondrutor och ritningsgator. ,(¿ *r
SE8904120A 1989-12-06 1989-12-06 Foer hoegspaenning avsedd ic-krets SE465193B (sv)

Priority Applications (5)

Application Number Priority Date Filing Date Title
SE8904120A SE465193B (sv) 1989-12-06 1989-12-06 Foer hoegspaenning avsedd ic-krets
GB9024952A GB2238910B (en) 1989-12-06 1990-11-16 High voltage integrated circuit
KR1019900018872A KR960001614B1 (ko) 1989-12-06 1990-11-21 고전압 집적회로
IT02220190A IT1243934B (it) 1989-12-06 1990-11-27 Circuito integrato ad alta tensione.
US07/855,490 US5861656A (en) 1989-12-06 1992-03-23 High voltage integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SE8904120A SE465193B (sv) 1989-12-06 1989-12-06 Foer hoegspaenning avsedd ic-krets

Publications (3)

Publication Number Publication Date
SE8904120D0 SE8904120D0 (sv) 1989-12-06
SE8904120L SE8904120L (sv) 1991-06-07
SE465193B true SE465193B (sv) 1991-08-05

Family

ID=20377705

Family Applications (1)

Application Number Title Priority Date Filing Date
SE8904120A SE465193B (sv) 1989-12-06 1989-12-06 Foer hoegspaenning avsedd ic-krets

Country Status (5)

Country Link
US (1) US5861656A (sv)
KR (1) KR960001614B1 (sv)
GB (1) GB2238910B (sv)
IT (1) IT1243934B (sv)
SE (1) SE465193B (sv)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6246070B1 (en) * 1998-08-21 2001-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device provided with semiconductor circuit made of semiconductor element and method of fabricating the same
JP4493741B2 (ja) * 1998-09-04 2010-06-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP1026732A1 (en) * 1999-02-05 2000-08-09 Motorola, Inc. A method of forming a high voltage semiconductor device
US6580107B2 (en) * 2000-10-10 2003-06-17 Sanyo Electric Co., Ltd. Compound semiconductor device with depletion layer stop region
JP2003229502A (ja) * 2002-02-01 2003-08-15 Mitsubishi Electric Corp 半導体装置
US6683329B2 (en) * 2002-02-28 2004-01-27 Oki Electric Industry Co., Ltd. Semiconductor device with slot above guard ring

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3836998A (en) * 1969-01-16 1974-09-17 Signetics Corp High voltage bipolar semiconductor device and integrated circuit using the same and method
US3611071A (en) * 1969-04-10 1971-10-05 Ibm Inversion prevention system for semiconductor devices
JPS4836598B1 (sv) * 1969-09-05 1973-11-06
JPS4914390B1 (sv) * 1969-10-29 1974-04-06
JPS501872B1 (sv) * 1970-01-30 1975-01-22
JPS4940394B1 (sv) * 1970-08-28 1974-11-01
DE2603747A1 (de) * 1976-01-31 1977-08-04 Licentia Gmbh Integrierte schaltungsanordnung
JPS5811750B2 (ja) * 1979-06-04 1983-03-04 株式会社日立製作所 高耐圧抵抗素子
JPS5955037A (ja) * 1982-09-24 1984-03-29 Hitachi Ltd 半導体装置
JPS6066444A (ja) * 1983-09-21 1985-04-16 Seiko Epson Corp 半導体装置
JPS60247940A (ja) * 1984-05-23 1985-12-07 Hitachi Ltd 半導体装置およびその製造方法
US4606998A (en) * 1985-04-30 1986-08-19 International Business Machines Corporation Barrierless high-temperature lift-off process
US4825278A (en) * 1985-10-17 1989-04-25 American Telephone And Telegraph Company At&T Bell Laboratories Radiation hardened semiconductor devices
JPH01184942A (ja) * 1988-01-20 1989-07-24 Toshiba Corp トリミング素子とその電気短絡方法
JPH0237776A (ja) * 1988-07-28 1990-02-07 Fujitsu Ltd 半導体装置

Also Published As

Publication number Publication date
SE8904120D0 (sv) 1989-12-06
US5861656A (en) 1999-01-19
KR920000146A (ko) 1992-01-10
IT9022201A1 (it) 1991-06-07
IT1243934B (it) 1994-06-28
KR960001614B1 (ko) 1996-02-02
GB2238910B (en) 1993-08-11
IT9022201A0 (it) 1990-11-27
GB9024952D0 (en) 1991-01-02
GB2238910A (en) 1991-06-12
SE8904120L (sv) 1991-06-07

Similar Documents

Publication Publication Date Title
US4941028A (en) Structure for protecting thin dielectrics during processing
US5686751A (en) Electrostatic discharge protection circuit triggered by capacitive-coupling
JPS6132566A (ja) 半導体デバイスの過電圧保護構造
US7462885B2 (en) ESD structure for high voltage ESD protection
US6097064A (en) Semiconductor device and manufacturing method thereof
EP0253105B1 (en) Integrated circuit with improved protective device
US5111262A (en) Structure for protecting thin dielectrics during processing
SE465193B (sv) Foer hoegspaenning avsedd ic-krets
US5221635A (en) Method of making a field-effect transistor
US4990984A (en) Semiconductor device having protective element
EP0361121A2 (en) Semiconductor IC device with improved element isolating scheme
US5744838A (en) Semiconductor device having internal circuit other than initial input stage circuit
US6114731A (en) Low capacitance ESD structure having a source inside a well and the bottom portion of the drain inside a substrate
US20030116778A1 (en) Semiconductor apparatus
JP2643904B2 (ja) 静電保護素子
JP2004512685A (ja) 過電圧保護を備えた集積回路及びその製造方法
JPH0917879A (ja) ヒューズバンク
JP2850868B2 (ja) 半導体装置
US20050174823A1 (en) Current sense trench type MOSFET with improved accuracy and ESD withstand capability
US5962898A (en) Field-effect transistor
KR100347397B1 (ko) 반도체 집적회로용 입출력 보호 장치
SE466078B (sv) Anordning vid en skaerm hos en integrerad krets och foerfarande foer framstaellning av anordningen
KR100244294B1 (ko) 이에스디(esd) 보호회로
US6541839B1 (en) Microelectronics structure comprising a low voltage part provided with protection against a high voltage part and method for obtaining said protection
US6773976B2 (en) Semiconductor device and method for manufacturing the same

Legal Events

Date Code Title Description
NAL Patent in force

Ref document number: 8904120-6

Format of ref document f/p: F

NUG Patent has lapsed