RU2798741C1

RU2798741C1 - Scheme and device for data processing

Info

Publication number: RU2798741C1
Application number: RU2022121308A
Authority: RU
Inventors: Цзецюнь ХУАН
Original assignee: Чансинь Мемори Текнолоджис, Инк.
Priority date: 2021-03-19
Filing date: 2021-07-02
Publication date: 2023-06-26

Abstract

FIELD: data processing.

SUBSTANCE: storage devices of a static type. The technical result is achieved due to the writing scheme containing one input cache writing scheme, the first output cache writing scheme and the second output cache writing scheme, said writing scheme is configured to: receive stored data from the write bus through the input cache writing scheme, write the saved data to a first bank group connected to the first output cache writing scheme via the first read-write bus, and writing stored data to a second bank group connected to the second output cache writing scheme via the second read-write bus; and a reading scheme comprising one output cache reading scheme, a first input cache reading scheme and a second input cache reading scheme, said reading scheme is configured to: read stored data from a first group of banks connected to the first input cache reading scheme via the first bus read-write, reading stored data from the second group of banks.

EFFECT: increasing the compactness of the data processing scheme.

10 cl, 15 dwg

Description

ПЕРЕКРЕСТНАЯ ССЫЛКА НА РОДСТВЕННУЮ ЗАЯВКУ CROSS-REFERENCE TO RELATED APPLICATION

[0001] В настоящей заявке испрашивается приоритет по патентной заявке Китая № 202110296073.X, озаглавленной "СХЕМА ОБРАБОТКИ ДАННЫХ И УСТРОЙСТВО", поданной в Национальное управление по интеллектуальной собственности 19 марта 2021, содержимое которой посредством ссылки полностью включено в настоящий документ.[0001] This application claims priority from Chinese Patent Application No. 202110296073.X, entitled "DATA PROCESSING CIRCUIT AND DEVICE", filed with the National Intellectual Property Office on March 19, 2021, the contents of which are incorporated herein by reference in their entirety.

ОБЛАСТЬ ТЕХНИКИFIELD OF TECHNOLOGY

[0002] Настоящее раскрытие относится к схеме обработки данных и устройству, но не ограничено ими.[0002] The present disclosure relates to, but is not limited to, a data processing circuit and apparatus.

УРОВЕНЬ ТЕХНИКИBACKGROUND OF THE INVENTION

[0003] В запоминающем устройстве данные хранятся в матрицах запоминающего устройства, и в запоминающем устройстве могут быть одна или большее количество матриц запоминающего устройства. Одним из распространенных запоминающих устройств может быть динамическое запоминающее устройство с произвольным доступом (dynamic random access memory, DRAM), которое является оперативным запоминающим устройством (RAM, ОЗУ). Для повышения эффективности считывания-записи DRAM внутренняя матрица запоминающего устройства DRAM с двойной скоростью передачи данных (DDR) в целом разделена на множество групп банков (BG), и перекрестное считывание-запись выполняется между различными группами банков. Линии данных, соединенные с каждой из множества групп банков, должны объединяться в центральной области, а объединенные линии данных совместно используют одну шину данных для осуществления считывания данных.[0003] In a storage device, data is stored in storage arrays, and the storage device may have one or more storage arrays. One common storage device may be a dynamic random access memory (DRAM), which is a random access memory (RAM, RAM). In order to improve the read-write efficiency of the DRAM, the internal array of a double data rate (DDR) DRAM memory device is generally divided into a plurality of bank groups (BGs), and cross-read-write is performed between different bank groups. The data lines connected to each of the plurality of bank groups must be combined in a central area, and the combined data lines share one data line to perform data reading.

[0004] Однако в представленном выше решении центральная область имеет больший размер схемы.[0004] However, in the above solution, the central region has a larger circuit size.

РАСКРЫТИЕ СУЩНОСТИ ИЗОБРЕТЕНИЯ DISCLOSURE OF THE INVENTION

[0005] Вариант реализации настоящего раскрытия обеспечивает схему обработки данных и устройство. Схема обработки данных включает в себя:[0005] An embodiment of the present disclosure provides a data processing circuit and apparatus. The data processing scheme includes:

[0006] первую группу банков и вторую группу банков;[0006] a first group of banks and a second group of banks;

[0007] схему записи, содержащую схему записи входного кэша и выполненную с возможностью: приема сохраняемых данных от шины записи через схему записи входного кэша, записи сохраняемых данных в первую группу банков через первую шину считывания-записи и записи сохраняемых данных во вторую группу банков через вторую шину считывания-записи; и[0007] a write circuit comprising an input cache write circuit and configured to: receive stored data from the write bus via the input cache write circuit, write the stored data to the first bank group via the first read-write bus, and write the stored data to the second bank group via a second read-write bus; And

[0008] схему считывания, содержащую схему считывания выходного кэша и выполненную с возможностью: считывания сохраняемых данных из первой группы банков через первую шину считывания-записи, считывания сохраняемых данных из второй группы банков через вторую шину считывания-записи и передачи сохраняемых данных к шине считывания через схему считывания выходного кэша.[0008] A read circuit comprising an output cache read circuit and configured to: read stored data from a first group of banks via a first read-write bus, read stored data from a second group of banks via a second read-write bus, and transmit stored data to the read bus through the output cache reading circuit.

[0009] Вариант реализации настоящего раскрытия также обеспечивает запоминающее устройство, которое включает в себя:[0009] An embodiment of the present disclosure also provides a storage device that includes:

[0010] две схемы обработки данных, при этом схемы записи в указанных двух схемах обработки данных соединены с одной и той же шиной записи, и схемы считывания в указанных двух схемах обработки данных соединены с одной и той же шиной считывания.[0010] two data processing circuits, wherein the write circuits in the two data processing circuits are connected to the same write bus, and the read circuits in the two data processing circuits are connected to the same read bus.

[0011] Вариант реализации настоящего раскрытия также обеспечивает электронное устройство, которое включает в себя представленное выше запоминающее устройство.[0011] An embodiment of the present disclosure also provides an electronic device that includes the above storage device.

[0012] Вариант реализации настоящего раскрытия обеспечивает схему обработки данных и устройство. Схема обработки данных включает в себя: первую группу банков и вторую группу банков; схему записи; и схему считывания. Схема записи включает в себя схему записи входного кэша и выполнена с возможностью: приема сохраняемых данных от шины записи через схему записи входного кэша, записи сохраняемых данных в первую группу банков через первую шину считывания-записи и записи сохраняемых данных во вторую группу банков через вторую шину считывания-записи. Схема считывания включает в себя схему считывания выходного кэша и выполнена с возможностью считывания сохраняемых данных из первой группы банков через первую шину считывания-записи, считывания сохраняемых данных из второй группы банков через вторую шину считывания-записи и отправки сохраняемых данных к шине считывания через схему считывания выходного кэша. В этом варианте реализации настоящего раскрытия каждая из схем записи включает в себя одну схему записи входного кэша, а каждая из схем считывания включает в себя одну схему считывания выходного кэша. Схемы записи и схемы считывания расположены в центральной области, так что размер схемы центральной области может быть уменьшен.[0012] An embodiment of the present disclosure provides a data processing circuit and apparatus. The data processing scheme includes: the first group of banks and the second group of banks; recording scheme; and reading scheme. The write circuit includes an input cache write circuit and is configured to: receive stored data from the write bus through the input cache write circuit, write the stored data to the first bank group via the first read-write bus, and write the stored data to the second bank group via the second bus read-write. The read circuit includes an output cache read circuit and is configured to read stored data from the first bank group via the first read-write bus, read stored data from the second bank group via the second read-write bus, and send the stored data to the read bus via the read circuit. output cache. In this embodiment of the present disclosure, each of the write circuits includes one input cache write circuit, and each of the read circuits includes one output cache read circuit. The write circuits and the read circuits are located in the center region, so that the size of the circuit in the center region can be reduced.

КРАТКОЕ ОПИСАНИЕ ЧЕРТЕЖЕЙBRIEF DESCRIPTION OF THE DRAWINGS

[0013] На ФИГ. 1 схематично показана структурная схема запоминающего устройства DRAM DDR уровня техники;[0013] FIG. 1 is a schematic block diagram of a prior art DRAM DRAM memory device;

[0014] На ФИГ. 2 и 3 схематично показаны структурные схемы двух схем обработки данных в соответствии с некоторыми вариантами реализации настоящего раскрытия;[0014] FIG. 2 and 3 are schematic block diagrams of two data processing circuits in accordance with some embodiments of the present disclosure;

[0015] На ФИГ. 4 схематично показана структурная схема, показывающая расположения первой шины считывания-записи и второй шины считывания-записи в соответствии с некоторыми вариантами реализации настоящего раскрытия;[0015] FIG. 4 is a schematic block diagram showing locations of a first read-write bus and a second read-write bus, in accordance with some embodiments of the present disclosure;

[0016] На ФИГ. 5 и 6 схематично показаны структурные схемы двух схем обработки данных в соответствии с некоторыми вариантами реализации настоящего раскрытия;[0016] FIG. 5 and 6 are schematic block diagrams of two data processing circuits in accordance with some embodiments of the present disclosure;

[0017] На ФИГ. 7 схематично показан временной график процесса записи данных в соответствии с некоторыми вариантами реализации настоящего раскрытия;[0017] FIG. 7 is a schematic diagram showing the timing of a data recording process in accordance with some embodiments of the present disclosure;

[0018] НА ФИГ. 8-11 схематично показаны структурные схемы четырех запоминающих устройств в соответствии с некоторыми вариантами реализации настоящего раскрытия;[0018] FIG. 8-11 are schematic block diagrams of four memory devices in accordance with some embodiments of the present disclosure;

[0019] На ФИГ. 12 схематично показана структурная схема половинной триггер-защелки в соответствии с некоторыми вариантами реализации настоящего раскрытия;[0019] FIG. 12 is a schematic block diagram of a half latch in accordance with some embodiments of the present disclosure;

[0020] На ФИГ. 13 схематично показана структурная схема полной триггер-защелки в соответствии с некоторыми вариантами реализации настоящего раскрытия; и[0020] FIG. 13 is a schematic block diagram of a complete latch in accordance with some embodiments of the present disclosure; And

[0021] На ФИГ. 14 и 15 схематично показаны структурные схемы двух схем обработки данных в соответствии с некоторыми вариантами реализации настоящего раскрытия.[0021] FIG. 14 and 15 are schematic block diagrams of two data processing circuits in accordance with some embodiments of the present disclosure.

ОСУЩЕСТВЛЕНИЕ ИЗОБРЕТЕНИЯIMPLEMENTATION OF THE INVENTION

[0022] Ясное и полное описание технических схем в вариантах реализации настоящего раскрытия приведено вместе с сопроводительными чертежами в вариантах реализации настоящего раскрытия. Очевидно, что варианты реализации, представленные в настоящем документе, являются только частью вариантов реализации настоящего раскрытия, а не всеми вариантами реализации. Все другие варианты реализации, полученные специалистом в данной области техники на основании вариантов реализации настоящего раскрытия без творческих усилий, должны попадать в объем охраны настоящего раскрытия.[0022] A clear and complete description of the technical diagrams in the embodiments of the present disclosure is given along with the accompanying drawings in the embodiments of the present disclosure. Obviously, the implementations presented herein are only a subset of the implementations of the present disclosure, and not all of the implementations. All other embodiments obtained by one of ordinary skill in the art based on embodiments of the present disclosure without creative effort should fall within the protection scope of this disclosure.

[0023] Следует пояснить, что в описании, формуле и представленных сопроводительных чертежах настоящего раскрытия термин, такой как "первый" или "второй", предназначен для различения между подобными объектами, но не предназначен для описания конкретной последовательности или порядка следования. Следует понимать, что данные, используемые таким образом, могут быть взаимозаменяемыми, где это уместно, так что варианты реализации настоящего раскрытия, описанные в настоящем документе, могут быть осуществлены в последовательностях, исключая показанные или описанные в настоящем документе.[0023] It should be clarified that in the description, claims, and accompanying drawings of the present disclosure, a term such as "first" or "second" is intended to distinguish between like entities, but is not intended to describe a particular sequence or order. It should be understood that the data used in this way can be interchanged where appropriate, so that the embodiments of the present disclosure described herein may be implemented in sequences other than those shown or described herein.

[0024] Кроме того, такие термины как "содержат", "имеют" или их другие варианты предназначены для охвата неисключительного "содержат", например, процессы, способы, системы, продукты или устройства, содержащие последовательность этапов или блоков, не ограничены этими этапами или блоками, перечисленными явно, но содержат другие этапы или блоки, не перечисленные явно, или другие этапы или блоки, присущие этим процессам, способам, системам, продуктам или устройствам.[0024] In addition, terms such as "comprise", "have" or other variations thereof are intended to cover the non-exclusive "comprise", for example, processes, methods, systems, products or devices comprising a sequence of steps or blocks are not limited to these steps or blocks explicitly listed, but contain other steps or blocks not explicitly listed, or other steps or blocks inherent in these processes, methods, systems, products or devices.

[0025] Варианты реализации настоящего раскрытия могут применяться к сценариям доступа к данным, например, записи сохраняемых данных в запоминающее устройство или считыванию сохраняемых данных из запоминающего устройства. Запоминающее устройство в вариантах реализации настоящего раскрытия является оперативным запоминающим устройством (RAM, ОЗУ).[0025] Embodiments of the present disclosure may apply to data access scenarios, such as writing stored data to a storage device or reading stored data from a storage device. The storage device in embodiments of the present disclosure is random access memory (RAM).

[0026] На ФИГ. 1 схематично показана структурная схема динамической памяти с произвольным доступом (dynamic random access memory, DRAM) с удвоенной скоростью передачи данных (double data rate, DDR) уровня техники. Со ссылкой на ФИГ. 1, DRAM DDR включает в себя четыре группы банков (bank groups, BG), выполненные с возможностью хранения данных: BG0, BG1, BG2 и BG3. BG0 и BG1 расположены параллельно в одном ряду, BG2 и BG3 расположены параллельно в другом ряду, а ряд, в котором расположены BG0 и BG1, проходит параллельно ряду, в котором расположены BG2 и BG3.[0026] FIG. 1 is a schematic block diagram of a dynamic random access memory (DRAM) with a double data rate (DDR) of the prior art. With reference to FIG. 1, DRAM DDR includes four bank groups (bank groups, BG) capable of storing data: BG0, BG1, BG2, and BG3. BG0 and BG1 are parallel in one row, BG2 and BG3 are parallel in another row, and the row in which BG0 and BG1 are located runs parallel to the row in which BG2 and BG3 are located.

[0027] Кроме того, существует одна центральная область 100 между вышеуказанными двумя рядами, а схемы в центральной области 100 выполнены с возможностью управления записью сохраняемых данных в каждую группу банков или считывания сохраняемых данных из каждой группы банков. В центральной области 100 имеются четыре схемы: схема 101 записи, схема 103 записи, схема 102 считывания и схема 104 считывания.[0027] In addition, there is one central region 100 between the above two rows, and the circuits in the central region 100 are configured to control whether stored data is written to each bank group or read stored data from each bank group. In the center area 100, there are four circuits: a write circuit 101, a write circuit 103, a read circuit 102, and a read circuit 104.

[0028] Схема 101 записи выполнена с возможностью записи сохраняемых данных, находящихся на шине 106 записи, в банки BG0 и BG1. Схема 103 записи выполнена с возможностью записи сохраняемых данных, находящихся на шине 106 записи, в банки BG2 и BG3. Схема 102 считывания выполнена с возможностью отправки сохраняемых данных, считанных из банков BG0 и BG1, на шину 105 считывания. Схема 104 считывания выполнена с возможностью отправки сохраняемых данных, считанных из банков BG2 и BG3, на шину 105 считывания.[0028] The write circuit 101 is configured to write stored data located on the write bus 106 to banks BG0 and BG1. The write circuit 103 is configured to write the stored data located on the write bus 106 to the banks BG2 and BG3. The read circuit 102 is configured to send the stored data read from the banks BG0 and BG1 to the read bus 105 . The read circuit 104 is configured to send the stored data read from the banks BG2 and BG3 to the read bus 105 .

[0029] Сохраняемые данные на шине записи 106 являются сохраняемыми данными, полученными из очереди данных (data queue, DQ).[0029] The stored data on the write bus 106 is the stored data received from the data queue (data queue, DQ).

[0030] Вышеупомянутая схема 101 записи включает в себя схему 1013 записи входного кэша и схему 1016 записи входного кэша, схему 1012 управления записью и схему 1015 управления записью, схему 1011 записи выходного кэша и схему 1014 записи выходного кэша.[0030] The above write circuit 101 includes an input cache write circuit 1013 and an input cache write circuit 1016, a write control circuit 1012 and a write control circuit 1015, an output cache write circuit 1011 and an output cache write circuit 1014.

[0031] Как можно видеть, схема 1013 записи входного кэша, схема 1012 управления записью и схема 1011 записи выходного кэша выполнены с возможностью записи сохраняемых данных в BG0. Схема 1016 записи входного кэша, схема 1015 управления записью и схема 1014 записи выходного кэша выполнены с возможностью записи сохраняемых данных в BG1.[0031] As can be seen, the input cache write circuit 1013, the write control circuit 1012, and the output cache write circuit 1011 are configured to write stored data to BG0. The input cache write circuit 1016, the write control circuit 1015, and the output cache write circuit 1014 are configured to write stored data to BG1.

[0032] Один контакт схемы 1013 записи входного кэша соединен с шиной 106 записи, а другой контакт схемы 1013 записи входного кэша соединен со схемой 1012 управления записью для отправки сохраняемых данных, полученных от шины 106 записи, к схеме 1012 управления записью.[0032] One pin of the input cache write circuit 1013 is connected to the write bus 106, and the other pin of the input cache write circuit 1013 is connected to the write control circuit 1012 to send the stored data received from the write bus 106 to the write control circuit 1012.

[0033] Один контакт схемы 1012 управления записью соединен со схемой 1013 записи входного кэша, а другой контакт схемы 1012 управления записью соединен со схемой 1011 записи выходного кэша для отправки сохраняемых данных, принятых от схемы 1013 записи входного кэша, к схеме 1011 записи выходного кэша.[0033] One pin of the write control circuit 1012 is connected to the input cache write circuit 1013, and the other pin of the write control circuit 1012 is connected to the output cache write circuit 1011 to send stored data received from the input cache write circuit 1013 to the output cache write circuit 1011 .

[0034] Один контакт схемы 1011 записи выходного кэша соединен со схемой 1012 управления записью, а другой контакт схемы 1011 записи выходного кэша соединен с BG0 для отправки сохраняемых данных, принятых от схемы 1012 управления записью, в BG0.[0034] One pin of the output cache write circuit 1011 is connected to the write control circuit 1012, and the other pin of the output cache write circuit 1011 is connected to BG0 to send the stored data received from the write control circuit 1012 to BG0.

[0035] Схожим образом один контакт схемы 1016 записи входного кэша соединен с шиной 106 записи, а другой контакт схемы 1016 записи входного кэша соединен со схемой 1015 управления записью для отправки сохраняемых данных, принятых от шины 106 записи, к схеме 1015 управления записью.[0035] Similarly, one pin of the input cache write circuit 1016 is connected to the write bus 106, and the other pin of the input cache write circuit 1016 is connected to the write control circuit 1015 to send stored data received from the write bus 106 to the write control circuit 1015.

[0036] Один контакт схемы 1015 управления записью соединен со схемой 1016 записи входного кэша, а другой контакт схемы 1015 управления записью соединен со схемой 1014 записи выходного кэша для отправки сохраняемых данных, принятых от схемы 1016 записи входного кэша, к схеме 1014 записи выходного кэша.[0036] One pin of the write control circuit 1015 is connected to the input cache write circuit 1016, and the other pin of the write control circuit 1015 is connected to the output cache write circuit 1014 to send stored data received from the input cache write circuit 1016 to the output cache write circuit 1014 .

[0037] Один контакт схемы 1014 записи выходного кэша соединен со схемой 1015 управления записью, а другой контакт схемы 1014 записи выходного кэша соединен с BG1 для отправки сохраняемых данных, принятых от схемы 1015 управления записью, к BG1.[0037] One pin of the output cache write circuit 1014 is connected to the write control circuit 1015, and the other pin of the output cache write circuit 1014 is connected to BG1 to send the stored data received from the write control circuit 1015 to BG1.

[0038] Следует понимать, что схема 103 записи по своей структуре является такой же, как схема 101 записи, и отличается от схемы 101 записи тем, что две схемы записи выходного кэша в схеме 103 записи соединены с BG2 и BG3 соответственно для записи сохраняемых данных в BG2 и BG3.[0038] It should be understood that the write circuit 103 is the same in structure as the write circuit 101, and differs from the write circuit 101 in that two output cache write circuits in the write circuit 103 are connected to BG2 and BG3, respectively, to write stored data. in BG2 and BG3.

[0039] Схема 102 считывания включает в себя схему 1023 считывания выходного кэша и схему 1026 считывания выходного кэша, схему 1022 управления считыванием и схему 1025 управления считыванием, схему 1021 считывания входного кэша и схему 1024 считывания входного кэша.[0039] The read circuit 102 includes an output cache read circuit 1023 and an output cache read circuit 1026, a read control circuit 1022 and a read control circuit 1025, an input cache read circuit 1021 and an input cache read circuit 1024.

[0040] Как можно видеть, схема 1021 считывания входного кэша, схема 1022 управления считыванием и схема 1023 считывания выходного кэша выполнены с возможностью считывания сохраняемых данных из BG0. Схема 1024 считывания входного кэша, схема 1025 управления считыванием и схема 1026 считывания выходного кэша выполнены с возможностью считывания сохраняемых данных из BG1.[0040] As can be seen, the input cache read circuit 1021, the read control circuit 1022, and the output cache read circuit 1023 are configured to read stored data from BG0. The input cache read circuit 1024, the read control circuit 1025, and the output cache read circuit 1026 are configured to read stored data from BG1.

[0041] Один контакт схемы 1021 считывания входного кэша соединен с BG0, а другой контакт схемы 1021 считывания входного кэша соединен со схемой 1022 управления считыванием для отправки сохраняемых данных, считанных из BG0, к схеме 1022 управления считыванием.[0041] One pin of the input cache read circuit 1021 is connected to BG0, and the other pin of the input cache read circuit 1021 is connected to the read control circuit 1022 to send stored data read from BG0 to the read control circuit 1022.

[0042] Один контакт схемы 1022 управления считыванием соединен со схемой 1021 считывания входного кэша, а другой контакт схемы 1022 управления считыванием соединен со схемой 1023 считывания выходного кэша для отправки сохраняемых данных, принятых от схемы 1021 считывания входного кэша, к схеме 1023 считывания выходного кэша.[0042] One pin of the read control circuit 1022 is connected to the input cache read circuit 1021, and the other pin of the read control circuit 1022 is connected to the output cache read circuit 1023 to send stored data received from the input cache read circuit 1021 to the output cache read circuit 1023 .

[0043] Один контакт схемы 1023 считывания выходного кэша соединен со схемой 1022 управления считыванием, а другой контакт схемы 1023 считывания выходного кэша соединен с шиной 105 считывания для отправки сохраняемых данных, принятых от схемы 1022 управления считыванием, к шине 105 считывания.[0043] One pin of the output cache read circuit 1023 is connected to the read control circuit 1022, and the other pin of the output cache read circuit 1023 is connected to the read bus 105 to send stored data received from the read control circuit 1022 to the read bus 105.

[0044] Схожим образом один контакт схемы 1024 считывания входного кэша соединен с BG1, а другой контакт схемы 1024 считывания входного кэша соединен со схемой 1025 управления считыванием для отправки сохраняемых данных, считанных из BG1, к схеме 1025 управления считыванием.[0044] Similarly, one pin of the input cache read circuit 1024 is connected to BG1, and the other pin of the input cache read circuit 1024 is connected to the read control circuit 1025 to send stored data read from BG1 to the read control circuit 1025.

[0045] Один контакт схемы 1025 управления считыванием соединен со схемой 1024 считывания входного кэша, а другой контакт схемы 1022 управления считыванием соединен со схемой 1026 считывания выходного кэша для отправки сохраняемых данных, принятых от схемы 1024 считывания входного кэша, к схеме 1026 считывания выходного кэша.[0045] One pin of the read control circuit 1025 is connected to the input cache read circuit 1024, and the other pin of the read control circuit 1022 is connected to the output cache read circuit 1026 to send stored data received from the input cache read circuit 1024 to the output cache read circuit 1026 .

[0046] Один контакт схемы 1026 считывания выходного кэша соединен со схемой 1025 управления считыванием, а другой контакт схемы 1023 считывания выходного кэша соединен с шиной 105 считывания для отправки сохраняемых данных, принятых от схемы 1025 управления считыванием, на шину 105 считывания.[0046] One pin of the output cache read circuit 1026 is connected to the read control circuit 1025, and the other pin of the output cache read circuit 1023 is connected to the read bus 105 to send stored data received from the read control circuit 1025 to the read bus 105.

[0047] Следует понимать, что схема 104 считывания по своей структуре является такой же, как схема 102 считывания, и отличается от схемы 102 считывания тем, что две схемы считывания входного кэша в схеме 104 считывания соединены с BG2 и BG3 соответственно для отправки данных, сохраняемых в BG2 и BG3, на шину 105 считывания.[0047] It should be understood that the read circuit 104 is the same in structure as the read circuit 102, and differs from the read circuit 102 in that two input cache read circuits in the read circuit 104 are connected to BG2 and BG3, respectively, to send data, stored in BG2 and BG3 to the read bus 105 .

[0048] Однако схема центральной области 100 вышеуказанного запоминающего устройства имеет больший размер.[0048] However, the layout of the central area 100 of the above storage device is larger.

[0049] Для решения вышеуказанных проблем после исследования вышеуказанных схем выяснилось, что запись сохраняемых данных в BG0 и запись сохраняемых данных в BG1 выполняются поочередно и различаются по времени записи, так что отсутствует конфликт записи между BG0 и BG1. Кроме того, считывание сохраняемых данных из BG0 и считывание сохраняемых данных из BG1 также выполняются поочередно и различаются по времени считывания, так что отсутствует конфликт считывания между BG0 и BG1. Схожим образом между BG2 и BG3 не существует ни конфликта записи, ни конфликта считывания.[0049] In order to solve the above problems, after examining the above schemes, it was found that the writing of the stored data to BG0 and the writing of the stored data to BG1 are performed alternately and differ in the recording time, so that there is no write conflict between BG0 and BG1. In addition, reading the stored data from BG0 and reading the stored data from BG1 are also performed alternately and differ in reading time, so that there is no read conflict between BG0 and BG1. Similarly, there is no write or read conflict between BG2 and BG3.

[0050] На основании вышеуказанных результатов согласно некоторым вариантам реализации настоящего раскрытия могут быть объединены следующие схемы по меньшей мере одного типа: схемы записи входного кэша, соответствующие BG0 и BG1; схемы управления записью, соответствующие BG0 и BG1; схемы считывания выходного кэша, соответствующие BG0 и BG1; схемы управления считыванием, соответствующие BG0 и BG1; схемы записи входного кэша, соответствующие BG2 и BG3; схемы управления записью, соответствующие BG2 и BG3; схемы считывания выходного кэша, соответствующие BG2 и BG3; и схемы управления считыванием, соответствующие BG2 и BG3. Таким образом, после объединения схем размер схемы центральной области может быть уменьшен.[0050] Based on the above results, according to some embodiments of the present disclosure, the following schemes of at least one type may be combined: input cache entry schemes corresponding to BG0 and BG1; write control schemes corresponding to BG0 and BG1; output cache reading circuits corresponding to BG0 and BG1; read control circuits corresponding to BG0 and BG1; input cache entry schemes corresponding to BG2 and BG3; write control schemes corresponding to BG2 and BG3; output cache reading circuits corresponding to BG2 and BG3; and read control circuits corresponding to BG2 and BG3. Thus, after circuits are merged, the size of the circuit of the central region can be reduced.

[0051] Следующие варианты реализации могут быть объединены друг с другом, и такие же или подобные концепции или процессы могут не повторяться в некоторых вариантах реализации. Варианты реализации настоящего раскрытия описаны ниже со ссылкой на сопроводительные чертежи.[0051] The following implementations may be combined with each other, and the same or similar concepts or processes may not be repeated in some implementations. Embodiments of the present disclosure are described below with reference to the accompanying drawings.

[0052] На ФИГ. 2 и 3 схематично показаны структурные схемы двух схем обработки данных в соответствии с некоторыми вариантами реализации настоящего раскрытия. Со ссылкой на ФИГ. 2 и 3, схема обработки данных в основном включает в себя:[0052] FIG. 2 and 3 are schematic block diagrams of two data processing circuits in accordance with some embodiments of the present disclosure. With reference to FIG. 2 and 3, the data processing scheme mainly includes:

[0053] первую группу 201 банков и вторую группу 202 банков, схему 203 записи и схему 204 считывания. Схема 203 записи включает в себя схему 2031 записи входного кэша. Схема 203 записи выполнена с возможностью: приема сохраняемых данных от шины 206 записи посредством схемы 2031 записи входного кэша, записи сохраняемых данных в первую группу 201 банков посредством первой шины 207 считывания-записи и записи сохраняемых данных во вторую группу 202 банков посредством второй шины 208 считывания-записи. Схема 204 считывания включает в себя схему 2041 считывания выходного кэша. Схема 204 считывания выполнена с возможностью: считывания сохраняемых данных из первой группы 201 банков посредством первой шины 207 считывания-записи, считывания сохраняемых данных из второй группы 202 банков посредством второй шины 208 считывания-записи и отправки сохраняемых данных на шину 205 считывания посредством схемы 2041 считывания выходного кэша.[0053] the first bank group 201 and the second bank group 202, the write circuit 203 and the read circuit 204. The write circuit 203 includes an input cache write circuit 2031 . The write circuit 203 is configured to: receive stored data from the write bus 206 via the input cache write circuit 2031, write the stored data to the first bank group 201 via the first read-write bus 207, and write the stored data to the second bank group 202 via the second read bus 208 - records. The read circuit 204 includes an output cache read circuit 2041 . The read circuit 204 is configured to: read stored data from the first bank group 201 via the first read-write bus 207, read the stored data from the second bank group 202 via the second read-write bus 208, and send the stored data to the read bus 205 via the read circuit 2041 output cache.

[0054] Первая группа 201 банков и вторая группа 202 банков различаются по времени считывания-записи данных. Первая группа 201 банков и вторая группа 202 банков являются двумя группами банков, выполненными с возможностью поочередного сохранения данных, а также они являются двумя группами банков, выполненными с возможностью поочередной записи сохраняемых данных. Таким образом, сохраняемые данные поочередно записываются в первую группу 201 банков и вторую группу 202 банков, при этом сохраняемые данные поочередно считываются из первой группы 201 банков и второй группы 202 банков. Кроме того, первая группа 201 банков и вторая группа 202 банков являются одинаковыми по логике считывания-записи данных. Таким образом, схема записи первой группы 201 банков и схема записи второй группы 202 банков могут быть объединены, и схема считывания первой группы 201 банков и схема считывания второй группы 202 банков могут быть объединены. Например, когда первой группой 201 банков является BG0 на ФИГ. 1, второй группой 202 банков является BG1. Когда первой группой 201 банков является BG2 на ФИГ. 1, второй группой 202 банков является BG3.[0054] The first bank group 201 and the second bank group 202 differ in data read-write time. The first bank group 201 and the second bank group 202 are two bank groups configured to store data in turn, and they are also two bank groups configured to write stored data alternately. Thus, the stored data is alternately written to the first bank group 201 and the second bank group 202, while the stored data is alternately read from the first bank group 201 and the second bank group 202. In addition, the first bank group 201 and the second bank group 202 are the same in terms of data read-write logic. Thus, the writing circuit of the first bank group 201 and the writing circuit of the second bank group 202 can be combined, and the reading circuit of the first bank group 201 and the reading circuit of the second bank group 202 can be combined. For example, when the first bank group 201 is BG0 in FIG. 1, the second bank group 202 is BG1. When the first bank group 201 is BG2 in FIG. 1, the second bank group 202 is BG3.

[0055] Как можно видеть на ФИГ. 2, вышеуказанная схема 203 записи включает в себя: схему 2031 записи входного кэша, первую схему 2032 управления записью, вторую схему 2034 управления записью, первую схему 2033 записи выходного кэша и вторую схему 2035 записи выходного кэша.[0055] As can be seen in FIG. 2, the above write circuit 203 includes: an input cache write circuit 2031, a first write control circuit 2032, a second write control circuit 2034, a first output cache write circuit 2033, and a second output cache write circuit 2035.

[0056] Схема 2031 записи входного кэша соответственно соединена с шиной 206 записи, первой схемой 2032 управления записью и второй схемой 2034 управления записью для отправки сохраняемых данных, полученных от шины 206 записи, к первой схеме 2032 управления записью и второй схеме 2034 управления записью.[0056] The input cache write circuit 2031 is respectively connected to the write bus 206, the first write control circuit 2032, and the second write control circuit 2034 to send the stored data received from the write bus 206 to the first write control circuit 2032 and the second write control circuit 2034.

[0057] Первая схема 2032 управления записью соответственно соединена со схемой 2031 записи входного кэша и первой схемой 2033 записи выходного кэша для отправки сохраняемых данных, отправленных схемой 2031 записи входного кэша, к первой схеме 2033 записи выходного кэша.[0057] The first write control circuit 2032 is respectively connected to the input cache write circuit 2031 and the first output cache write circuit 2033 to send the stored data sent by the input cache write circuit 2031 to the first output cache write circuit 2033.

[0058] Вторая схема 2034 управления записью соответственно соединена со схемой 2031 записи входного кэша и второй схемой 2035 записи выходного кэша для отправки сохраняемых данных, отправленных схемой 2031 записи входного кэша, ко второй схеме 2035 записи выходного кэша. Первая схема 2033 записи выходного кэша соответственно соединена с первой схемой 2032 управления записью и первой группой 201 банков для отправки сохраняемых данных, отправленных первой схемой 2032 управления записью, в первую группу 201 банков.[0058] The second write control circuit 2034 is respectively connected to the input cache write circuit 2031 and the second output cache write circuit 2035 to send the stored data sent by the input cache write circuit 2031 to the second output cache write circuit 2035. The first output cache write circuit 2033 is respectively connected to the first write control circuit 2032 and the first bank group 201 to send the stored data sent by the first write control circuit 2032 to the first bank group 201 .

[0059] Вторая схема 2035 записи выходного кэша соответственно соединена со второй схемой 2034 управления записью и второй группой 202 банков для отправки сохраняемых данных, отправленных второй схемой 2034 управления записью, во вторую группу 202 банков.[0059] The second output cache write circuit 2035 is respectively connected to the second write control circuit 2034 and the second bank group 202 to send stored data sent by the second write control circuit 2034 to the second bank group 202.

[0060] Первая схема 2033 записи выходного кэша соединена с первой группой 201 банков через первую шину 207 считывания-записи, а вторая схема 2035 записи выходного кэша соединена со второй группой 202 банков через вторую шину 208 считывания-записи. Согласно некоторым вариантам реализации настоящего раскрытия сохраняемые данные на шине 206 записи могут быть записаны в первую группу 201 банков через схему 2031 записи входного кэша, первую схему 2032 управления записью и первую схему 2033 записи выходного кэша на ФИГ. 2. Сохраняемые данные на шине записи 206 могут быть записаны во вторую группу 202 банков через схему 2031 записи входного кэша, вторую схему 2034 управления записью и вторую схему 2035 записи выходного кэша.[0060] The first output cache write circuit 2033 is connected to the first bank group 201 via the first read-write bus 207, and the second output cache write circuit 2035 is connected to the second bank group 202 via the second read-write bus 208. According to some embodiments of the present disclosure, stored data on the write bus 206 may be written to the first bank group 201 via the input cache write circuit 2031, the first write control circuit 2032, and the first output cache write circuit 2033 in FIG. 2. Stored data on the write bus 206 may be written to the second bank group 202 via the input cache write circuit 2031, the second write control circuit 2034, and the second output cache write circuit 2035.

[0061] Как можно видеть на ФИГ. 2, схема 204 считывания включает в себя: схему 2041 считывания выходного кэша, первую схему 2042 управления считыванием, вторую схему 2044 управления считыванием, первую схему 2043 считывания входного кэша и вторую схему 2045 считывания входного кэша.[0061] As can be seen in FIG. 2, the read circuit 204 includes: an output cache read circuit 2041, a first read control circuit 2042, a second read control circuit 2044, a first input cache read circuit 2043, and a second input cache read circuit 2045.

[0062] Первая схема 2043 считывания входного кэша соответственно соединена с первой группой 201 банков и первой схемой 2042 управления считыванием для отправки сохраняемых данных, полученных из первой группы 201 банков, к первой схеме 2042 управления считыванием.[0062] The first input cache read circuit 2043 is respectively connected to the first bank group 201 and the first read control circuit 2042 to send stored data obtained from the first bank group 201 to the first read control circuit 2042.

[0063] Вторая схема 2045 считывания входного кэша соответственно соединена со второй группой 202 банков и второй схемой 2044 управления считыванием для отправки сохраняемых данных, полученных из второй группы 202 банков, ко второй схеме 2044 управления считыванием.[0063] The second input cache read circuit 2045 is respectively connected to the second bank group 202 and the second read control circuit 2044 to send stored data obtained from the second bank group 202 to the second read control circuit 2044.

[0064] Первая схема 2042 управления считыванием соответственно соединена с первой схемой 2043 считывания входного кэша и схемой 2041 считывания выходного кэша для отправки сохраняемых данных, полученных от первой схемы 2043 считывания входного кэша, к схеме 2041 считывания выходного кэша.[0064] The first read control circuit 2042 is respectively connected to the first input cache read circuit 2043 and the output cache read circuit 2041 to send stored data received from the first input cache read circuit 2043 to the output cache read circuit 2041.

[0065] Вторая схема 2044 управления считыванием соответственно соединена со второй схемой 2045 считывания входного кэша и схемой 2041 считывания выходного кэша для отправки сохраняемых данных, полученных от второй схемы 2045 считывания входного кэша, к схеме 2041 считывания выходного кэша.[0065] The second read control circuit 2044 is respectively connected to the second input cache read circuit 2045 and the output cache read circuit 2041 to send stored data received from the second input cache read circuit 2045 to the output cache read circuit 2041.

[0066] Схема 2041 считывания выходного кэша соответственно соединена с первой схемой 2042 управления считыванием, второй схемой 2044 управления считыванием и шиной 205 считывания для отправки сохраняемых данных, полученных от первой схемы 2042 управления считыванием и второй схемы 2044 управления считыванием, на шину 205 считывания.[0066] The output cache read circuit 2041 is respectively connected to the first read control circuit 2042, the second read control circuit 2044, and the read bus 205 to send stored data received from the first read control circuit 2042 and the second read control circuit 2044 to the read bus 205.

[0067] Первая схема 2043 считывания входного кэша соединена с первой группой 201 банков через первую шину 207 считывания-записи, а вторая схема 2045 считывания входного кэша соединена со второй группой 202 банков через вторую шину 208 считывания-записи. Согласно некоторым вариантам реализации настоящего раскрытия сохраняемые данные в первой группе 201 банков могут быть считаны на шину 205 считывания через первую схему 2043 считывания входного кэша, первую схему 2042 управления считыванием и схему 2041 считывания выходного кэша на ФИГ. 2. Сохраняемые данные во второй группе 202 банков могут быть считаны на шину 205 считывания через вторую схему 2045 считывания входного кэша, вторую схему 2044 управления считыванием и схему 2041 считывания выходного кэша.[0067] The first input cache reader circuit 2043 is connected to the first bank group 201 via the first read-write bus 207, and the second input cache reader circuit 2045 is connected to the second bank group 202 via the second read-write bus 208. According to some embodiments of the present disclosure, stored data in the first bank group 201 may be read onto the read bus 205 via the first input cache read circuit 2043, the first read control circuit 2042, and the output cache read circuit 2041 in FIG. 2. Stored data in the second bank group 202 can be read onto the read bus 205 via the second input cache read circuit 2045, the second read control circuit 2044, and the output cache read circuit 2041.

[0068] Как можно видеть на ФИГ. 3, схема 203 записи включает в себя: схему 2031 записи входного кэша, схему 2036 управления записью, первую схему записи 2033 выходного кэша и вторую схему 2035 записи выходного кэша.[0068] As can be seen in FIG. 3, the write circuit 203 includes: an input cache write circuit 2031, a write control circuit 2036, a first output cache write circuit 2033, and a second output cache write circuit 2035.

[0069] Схема 2031 записи входного кэша соответственно соединена с шиной 206 записи и схемой 2036 управления записью для отправки сохраняемых данных, полученных от шины 206 записи, к схеме 2036 управления записью.[0069] The input cache write circuit 2031 is respectively connected to the write bus 206 and the write control circuit 2036 to send stored data received from the write bus 206 to the write control circuit 2036 .

[0070] Схема 2036 управления записью соответственно соединена со схемой 2031 записи входного кэша, первой схемой 2033 записи выходного кэша и второй схемой 2035 записи выходного кэша для отправки сохраняемых данных, отправленных схемой 2031 записи входного кэша, к первой схеме 2033 записи выходного кэша или второй схеме 2035 записи выходного кэша.[0070] The write control circuit 2036 is respectively connected to the input cache write circuit 2031, the first output cache write circuit 2033, and the second output cache write circuit 2035 to send the stored data sent by the input cache write circuit 2031 to the first output cache write circuit 2033 or the second output cache entry scheme 2035.

[0071] Первая схема 2033 записи выходного кэша соединена с первой группой 201 банков для отправки сохраняемых данных, отправленных схемой 2036 управления записью, к первой группе 201 банков.[0071] The first output cache entry circuit 2033 is connected to the first bank group 201 to send the stored data sent by the write control circuit 2036 to the first bank group 201.

[0072] Вторая схема 2035 записи выходного кэша соединена со второй группой 202 банков для отправки сохраняемых данных, отправленных схемой 2036 управления записью, ко второй группе 202 банков.[0072] The second output cache entry circuit 2035 is connected to the second bank group 202 to send stored data sent by the write control circuit 2036 to the second bank group 202.

[0073] Согласно некоторым вариантам реализации настоящего раскрытия, сохраняемые данные на шине 206 записи могут быть записаны в первую группу 201 банков через схему 2031 записи входного кэша, схему 2036 управления записью и первую схему 2033 записи выходного кэша на ФИГ. 3. Сохраняемые данные на шине 206 записи могут быть записаны во вторую группу 202 банков через схему 2031 записи входного кэша, схему 2036 управления записью и вторую схему 2035 записи выходного кэша. Согласно некоторым вариантам реализации схема 2031 записи входного кэша на ФИГ. 2 или 3 выполнена с возможностью приема сохраняемых данных посредством первого управляющего сигнала, при этом частота первого управляющего сигнала является такой же, как частота синхронизации, заданная для записи сохраняемых данных.[0073] According to some embodiments of the present disclosure, stored data on the write bus 206 may be written to the first bank group 201 via the input cache write circuit 2031, the write control circuit 2036, and the first output cache write circuit 2033 in FIG. 3. Stored data on the write bus 206 may be written to the second bank group 202 via the input cache write circuit 2031, the write control circuit 2036, and the second output cache write circuit 2035. In some embodiments, the input cache entry circuit 2031 in FIG. 2 or 3 is configured to receive the stored data by means of the first control signal, wherein the frequency of the first control signal is the same as the clock frequency set to write the stored data.

[0074] В процессе приема сохраняемых данных от шины 206 записи работа схемы 2031 записи входного кэша должна быть основана на частоте первого управляющего сигнала, при этом частотой первого управляющего сигнала является частота, с которой первый управляющий сигнал принимает сохраняемые данные. Например, первый управляющий сигнал может быть сигналом синхронизации, а сохраняемые данные на шине 206 записи могут быть переданы схеме 2031 записи входного кэша при нарастающем фронте или спадающем фронте каждого сигнала синхронизации.[0074] In the process of receiving stored data from the write bus 206, the operation of the input cache write circuit 2031 should be based on the frequency of the first control signal, where the frequency of the first control signal is the frequency at which the first control signal receives the stored data. For example, the first control signal may be a clock signal, and the stored data on the write bus 206 may be transferred to the input cache write circuit 2031 on the rising edge or falling edge of each clock signal.

[0075] Следует понимать, что когда частота первого управляющего сигнала больше, чем частота синхронизации, заданная для записи сохраняемых данных, схема 2031 записи входного кэша 2031 не имеет каких-либо сохраняемых данных для приема в некоторые моменты времени, вследствие чего бесполезно расходуются ресурсы схемы 2031 записи входного кэша. Когда частота первого управляющего сигнала меньше, чем частота синхронизации, заданная для записи сохраняемых данных, схема 2031 записи входного кэша может потерять часть сохраняемых данных, подлежащих записи. Согласно некоторым вариантам реализации настоящего раскрытия частота первого управляющего сигнала может быть равна частоте синхронизации, заданной для записи сохраняемых данных, что позволяет не только сэкономить ресурсы, но также и избежать потери сохраняемых данных, подлежащих записи.[0075] It should be understood that when the frequency of the first control signal is greater than the clock frequency set for writing stored data, the input cache 2031 writing circuit 2031 does not have any stored data to receive at some points in time, thereby wasting circuit resources 2031 input cache entries. When the frequency of the first control signal is less than the clock frequency set for writing the stored data, the input cache writing circuit 2031 may lose part of the stored data to be written. According to some embodiments of the present disclosure, the frequency of the first control signal may be equal to the clock rate set for writing stored data, which not only saves resources but also avoids losing stored data to be written.

[0076] Согласно некоторым вариантам реализации первая схема 2033 записи выходного кэша на ФИГ. 2 или 3 записывает сохраняемые данные в первую группу 201 банков посредством второго управляющего сигнала, а вторая схема 2035 записи выходного кэша записывает сохраняемые данные во вторую группу 202 банков посредством третьего управляющего сигнала. Частота второго управляющего сигнала и частота третьего управляющего сигнала равны половине частоты первого управляющего сигнала, а спадающий фронт второго управляющего сигнала и спадающий фронт третьего управляющего сигнала чередуются.[0076] According to some embodiments, the first output cache entry scheme 2033 in FIG. 2 or 3 writes the stored data to the first bank group 201 via the second control signal, and the second output cache writing circuit 2035 writes the stored data to the second bank group 202 via the third control signal. The frequency of the second control signal and the frequency of the third control signal are equal to half the frequency of the first control signal, and the falling edge of the second control signal and the falling edge of the third control signal alternate.

[0077] Следует понимать, что схема 203 записи выполнена с возможностью поочередной записи сохраняемых данных в первую группу 201 банков и вторую группу 202 банков таким образом, что спадающий фронт второго управляющего сигнала и спадающий фронт третьего управляющего сигнала чередуются. Для схемы 203 записи, как показано на ФИГ. 2, когда наступает спадающий фронт второго управляющего сигнала, первая схема 2033 записи выходного кэша записывает сохраняемые данные, полученные от первой схемы 2032 управления записью, в первую группу 201 банков. Когда наступает спадающий фронт третьего управляющего сигнала, вторая схема 2035 записи выходного кэша записывает сохраняемые данные, полученные от второй схемы 2034 управления записью, во вторую группу 202 банков. Следует отметить, что инициирование по спадающему фронту управляющего сигнала не является ограничением для режима инициирования, и согласно некоторым вариантам реализации также может использоваться инициирование по нарастающему фронту или инициирование по уровню.[0077] It should be understood that the write circuit 203 is configured to alternately write stored data to the first bank group 201 and the second bank group 202 such that the falling edge of the second control signal and the falling edge of the third control signal alternate. For the write circuit 203 as shown in FIG. 2, when the falling edge of the second control signal occurs, the first output cache write circuit 2033 writes the stored data received from the first write control circuit 2032 to the first bank group 201 . When the falling edge of the third control signal occurs, the second output cache write circuit 2035 writes the stored data received from the second write control circuit 2034 to the second bank group 202 . It should be noted that triggering on the falling edge of the control signal is not a limitation on the triggering mode, and in some embodiments, rising edge triggering or level triggering may also be used.

[0078] Для схемы 203 записи, как показано на ФИГ. 3, когда наступает спадающий фронт второго управляющего сигнала, первая схема 2033 записи выходного кэша записывает сохраняемые данные, полученные от схемы 2036 управления записью, в первую группу 201 банков. Когда наступает спадающий фронт третьего управляющего сигнала, вторая схема 2035 записи выходного кэша записывает сохраняемые данные, полученные от схемы 2036 управления записью, во вторую группу 202 банков.[0078] For the write circuit 203 as shown in FIG. 3, when the falling edge of the second control signal occurs, the first output cache write circuit 2033 writes the stored data received from the write control circuit 2036 to the first bank group 201 . When the falling edge of the third control signal occurs, the second output cache write circuit 2035 writes the stored data received from the write control circuit 2036 to the second bank group 202 .

[0079] Кроме того, частота прибытия спадающего фронта второго управляющего сигнала и частота прибытия спадающего фронта третьего управляющего сигнала равны половине частоты первого управляющего сигнала, т.е. половине частоты синхронизации, заданной для записи сохраняемых данных. Таким образом, сохраняемые данные на шине 206 записи могут быть записаны однородно и поочередно в первую группу 201 банков и вторую группу 202 банков. Например, сохраняемые данные записываются в первую группу 201 банков и вторую группу 202 банков в следующем порядке: первая группа 201 банков - вторая группа 202 банков - первая группа 201 банков - вторая группа банков 202-...-первая группа 201 банков - вторая группа 202 банков и так далее.[0079] In addition, the arrival frequency of the falling edge of the second drive signal and the arrival frequency of the falling edge of the third drive signal are equal to half the frequency of the first drive signal, i.e. half of the clock frequency set to write the stored data. Thus, the stored data on the write bus 206 can be written uniformly and alternately to the first bank group 201 and the second bank group 202. For example, the stored data is written to the first bank group 201 and the second bank group 202 in the following order: first bank group 201 - second bank group 202 - first bank group 201 - second bank group 202-...-first bank group 201 - second group 202 banks and so on.

[0080] Как можно видеть на ФИГ. 3, схема 204 считывания включает в себя схему 2041 считывания выходного кэша, схему 2046 управления считыванием, первую схему 2043 считывания входного кэша и вторую схему 2045 считывания входного кэша.[0080] As can be seen in FIG. 3, the read circuit 204 includes an output cache read circuit 2041, a read control circuit 2046, a first input cache read circuit 2043, and a second input cache read circuit 2045.

[0081] Первая схема 2043 считывания входного кэша соединена с первой группой 201 банков для считывания сохраняемых данных из первой группы 201 банков.[0081] The first input cache reader 2043 is connected to the first bank group 201 to read stored data from the first bank group 201.

[0082] Вторая схема 2045 считывания входного кэша соединена со второй группой 202 банков для считывания сохраняемых данных из второй группы 202 банков.[0082] A second input cache reader 2045 is coupled to the second bank group 202 to read stored data from the second bank group 202.

[0083] Схема 2046 управления считыванием соответственно соединена с первой схемой 2043 считывания входного кэша и второй схемой 2045 считывания входного кэша для отправки сохраняемых данных, отправленных первой схемой 2043 считывания входного кэша или второй схемой 2045 считывания входного кэша, к схеме 2041 считывания выходного кэша.[0083] The read control circuit 2046 is respectively connected to the first input cache read circuit 2043 and the second input cache read circuit 2045 to send stored data sent by the first input cache read circuit 2043 or the second input cache read circuit 2045 to the output cache read circuit 2041.

[0084] Схема 2041 считывания выходного кэша соответственно соединена со схемой 2046 управления считыванием и шиной 205 считывания для отправки сохраняемых данных, полученных от схемы 2046 управления считыванием, на шину 205 считывания.[0084] The output cache read circuit 2041 is respectively connected to the read control circuit 2046 and the read bus 205 to send stored data received from the read control circuit 2046 to the read bus 205 .

[0085] Первая схема 2043 считывания входного кэша соединена с первой группой 201 банков через первую шину 207 считывания-записи, а вторая схема 2045 считывания входного кэша соединена со второй группой 202 банков через вторую шину 208 считывания-записи. Согласно некоторым вариантам реализации настоящего раскрытия сохраняемые данные могут быть считаны из первой группы 201 банков на шину 205 считывания через схему 2041 считывания выходного кэша, схему 2046 управления считыванием и первую схему 2043 считывания входного кэша в схеме 204 считывания. Сохраняемые данные могут быть считаны из второй группы 202 банков на шину 205 считывания через схему 2041 считывания выходного кэша, схему 2046 управления считыванием и вторую схему 2045 считывания входного кэша в схеме 204 считывания.[0085] The first input cache reader circuit 2043 is connected to the first bank group 201 via the first read-write bus 207, and the second input cache reader circuit 2045 is connected to the second bank group 202 via the second read-write bus 208. According to some embodiments of the present disclosure, stored data may be read from the first bank group 201 to the read bus 205 via the output cache read circuit 2041, the read control circuit 2046, and the first input cache read circuit 2043 in the read circuit 204. Stored data can be read from the second bank group 202 to the read bus 205 via the output cache read circuit 2041, the read control circuit 2046, and the second input cache read circuit 2045 in the read circuit 204.

[0086] Следует отметить, что интервалы времени данных в схеме 1012 управления записью, схеме 1015 управления записью, схеме 1022 управления считыванием и схеме 1025 управления считыванием на ФИГ. 1 равны и могут составлять, например, 5 нс. Интервалы времени данных как в схеме 2036 управления записью, так и схеме 2046 управления считыванием на ФИГ. 3 равны половине интервала времени данных в схеме 1012 управления записью на ФИГ. 1, которая может составлять, например, 2,5 нс.[0086] It should be noted that the data time intervals in the write control circuit 1012, the write control circuit 1015, the read control circuit 1022, and the read control circuit 1025 in FIG. 1 are equal and can be, for example, 5 ns. The data time intervals in both the write control circuit 2036 and the read control circuit 2046 in FIG. 3 is equal to half the data time interval in the write control circuit 1012 in FIG. 1, which may be, for example, 2.5 ns.

[0087] Количество разрядов шины 205 считывания, шины 206 записи, первой шины 207 чтения-записи и второй шины 208 чтения-записи на ФИГ. 3 может быть выбрано в соответствии с фактическими сценариями применения. На ФИГ. 14 схематично показана структура схемы обработки данных в соответствии с некоторыми вариантами реализации настоящего раскрытия. Как можно видеть на ФИГ. 14, когда шина 205 считывания и шина 206 записи имеют по 36 (т.е. [35:0]) разрядов, первая шина 207 считывания-записи и вторая шина 208 считывания-записи могут иметь по 72 (т.е. [71:0]) разряда. Таким образом, запись данных и считывание данных могут быть выполнены в одно и то же время для такой же группы банков. Например, когда данные записываются в первую группу 201 банков через шину 206 записи, имеющую [35:0] разрядов, и первую шину 207 считывания-записи, данные также могут быть считаны из первой группы 201 банков через шину 205 считывания, имеющую [71:36] разрядов, и первую шину 207 считывания-записи. Следует отметить, что схема обработки данных на ФИГ. 14 может содержать множество вспомогательных схем, например, девять вспомогательных схем. Каждая из множества вспомогательных схем по своей структуре является такой же, как схема на ФИГ. 14. Однако шина 206 записи и шина 205 считывания из каждого множества вспомогательных схем обе имеют по четыре (т.е. [3:0]) разряда, а первая шина 207 считывания-записи и вторая шина 208 считывания-записи обе имеют по восемь (т.е. [7:0]) разрядов. Кроме того, все множество вспомогательных схем имеет такую же первую группу банков и такую же вторую группу банков.[0087] The number of bits of the read-write bus 205, the write bus 206, the first read-write bus 207, and the second read-write bus 208 in FIG. 3 can be selected according to actual application scenarios. FIG. 14 schematically shows the structure of a data processing circuit in accordance with some embodiments of the present disclosure. As can be seen in FIG. 14, when read line 205 and write line 206 each have 36 (i.e., [35:0]) bits, the first read-write line 207 and the second read-write line 208 may each have 72 (i.e., [71 :0]) of the discharge. Thus, data writing and data reading can be performed at the same time for the same group of banks. For example, when data is written to the first bank group 201 via the write bus 206 having [35:0] bits and the first read-write bus 207, data can also be read from the first bank group 201 via the read bus 205 having [71: 36] bits, and the first bus 207 read-write. It should be noted that the data processing circuit in FIG. 14 may contain a plurality of auxiliary circuits, such as nine auxiliary circuits. Each of the plurality of auxiliary circuits is the same in structure as the circuit in FIG. 14. However, write line 206 and read line 205 from each set of auxiliary circuits both have four (i.e., [3:0]) bits, and first read-write line 207 and second read-write line 208 both have eight (i.e. [7:0]) digits. In addition, the entire set of auxiliary circuits has the same first group of banks and the same second group of banks.

[0088] Согласно некоторым вариантам реализации первая схема 2043 считывания входного кэша на ФИГ. 2 или 3 выполнена с возможностью считывания сохраняемых данных посредством четвертого управляющего сигнала, а вторая схема 2045 считывания входного кэша выполнена с возможностью считывания сохраняемых данных посредством пятого управляющего сигнала. Частота четвертого управляющего сигнала является такой же, как частота пятого управляющего сигнала, а спадающий фронт четвертого управляющего сигнала и спадающий фронт пятого управляющего сигнала чередуются.[0088] According to some embodiments, the first input cache read circuit 2043 in FIG. 2 or 3 is configured to read the stored data via the fourth control signal, and the second input cache reading circuit 2045 is configured to read the stored data via the fifth control signal. The frequency of the fourth drive signal is the same as the frequency of the fifth drive signal, and the falling edge of the fourth drive signal and the falling edge of the fifth drive signal alternate.

[0089] Следует понимать, что схема 204 считывания выполнена с возможностью поочередного считывания сохраняемых данных из первой группы 201 банков и второй группы 202 банков, так что спадающий фронт четвертого управляющего сигнала и спадающий фронт пятого управляющего сигнала чередуются. Когда наступает спадающий фронт четвертого управляющего сигнала, первая схема 2043 считывания входного кэша считывает сохраняемые данные из первой группы 201 банков. Когда наступает спадающий фронт пятого управляющего сигнала, вторая схема 2045 считывания входного кэша считывает сохраняемые данные из второй группы 202 банков.[0089] It should be understood that the read circuit 204 is configured to alternately read stored data from the first bank group 201 and the second bank group 202 such that the falling edge of the fourth control signal and the falling edge of the fifth control signal alternate. When the falling edge of the fourth control signal occurs, the first input cache read circuit 2043 reads the stored data from the first bank group 201 . When the falling edge of the fifth control signal occurs, the second input cache read circuit 2045 reads the stored data from the second bank group 202 .

[0090] Кроме того, частота прибытия спадающего фронта четвертого управляющего сигнала равна частоте прибытия спадающего фронта пятого управляющего сигнала. Таким образом, сохраняемые данные могут быть однородно и поочередно считаны из первой группы 201 банков и второй группы 202 банков. Например, сохраняемые данные считываются из первой группы 201 банков и второй группы 202 банков в следующем порядке: первая группа 201 банков - вторая группа 202 банков - первая группа 201 банков - вторая группа банков 202-...-первая группа 201 банков - вторая группа 202 банков, и так далее.[0090] In addition, the arrival frequency of the falling edge of the fourth drive signal is equal to the arrival frequency of the falling edge of the fifth drive signal. Thus, the stored data can be uniformly and alternately read from the first bank group 201 and the second bank group 202. For example, the stored data is read from the first bank group 201 and the second bank group 202 in the following order: first bank group 201 - second bank group 202 - first bank group 201 - second bank group 202-...-first bank group 201 - second group 202 banks, and so on.

[0091] Согласно некоторым вариантам реализации схема 2041 считывания выходного кэша на ФИГ. 2 или 3 выполнена с возможностью отправки сохраняемых данных на шину 205 считывания посредством шестого управляющего сигнала, а частота шестого управляющего сигнала является удвоенной частотой четвертого управляющего сигнала.[0091] According to some embodiments, the output cache read circuit 2041 in FIG. 2 or 3 is configured to send stored data to the read bus 205 via a sixth control signal, and the frequency of the sixth control signal is twice the frequency of the fourth control signal.

[0092] Частотой шестого управляющего сигнала является частота прибытия спадающего фронта шестого управляющего сигнала. Когда наступает спадающий фронт шестого управляющего сигнала, схема 2041 считывания выходного кэша отправляет сохраняемые данные на шину 205 считывания. Схема 2041 считывания выходного кэша не только отправляет на шину 205 считывания сохраняемые данные, считанные из первой группы 201 банков первой схемой 2043 считывания входного кэша, но также должна отправлять на шину 205 считывания сохраняемые данные, считанные из второй группы 202 банков второй схемой 2045 считывания входного кэша. Таким образом, частота шестого управляющего сигнала равна удвоенной частоте четвертого управляющего сигнала.[0092] The frequency of the sixth control signal is the arrival frequency of the falling edge of the sixth control signal. When the falling edge of the sixth control signal arrives, the output cache read circuit 2041 sends the stored data to the read bus 205 . The output cache read circuit 2041 not only sends to the read bus 205 the stored data read from the first bank group 201 by the first input cache read circuit 2043, but must also send to the read bus 205 the stored data read from the second bank group 202 by the second input cache read circuit 2045. cache. Thus, the frequency of the sixth control signal is equal to twice the frequency of the fourth control signal.

[0093] Когда спадающий фронт четвертого управляющего сигнала и спадающий фронт пятого управляющего сигнала чередуются, схема 2041 считывания выходного кэша может поочередно отправлять данные, сохраняемые в первой группе 201 банков, и данные, сохраняемые во второй группе 202 банков, на шину 205 считывания.[0093] When the falling edge of the fourth control signal and the falling edge of the fifth control signal are interleaved, the output cache read circuit 2041 may alternately send the data stored in the first bank group 201 and the data stored in the second bank group 202 to the read bus 205.

[0094] Согласно некоторым вариантам реализации первая шина 207 считывания-записи и вторая шина 208 считывания-записи расположены в перекрестном порядке. Первая шина 207 считывания-записи включает в себя первую подшину со множеством разрядов, а вторая шина 208 считывания-записи включает в себя вторую подшину со множеством разрядов. После прохождения на одинаковую высоту первая подшина и вторая подшина, соответствующие одинаковому разряду, соединяются с первой группой 201 банков и второй группой 202 банков соответственно.[0094] According to some embodiments, the first read-write bus 207 and the second read-write bus 208 are arranged in a cross order. The first read-write line 207 includes a first multi-bit sub-bus, and the second read-write bus 208 includes a second multi-bit sub-bus. After passing to the same height, the first sub-bus and the second sub-bus corresponding to the same rank are connected to the first bank group 201 and the second bank group 202, respectively.

[0095] В случаях практического применения первая подшина со множеством разрядов может осуществлять многобитовое параллельное считывание или многобитовую параллельную запись в отношении первой группы 201 банков, а вторая подшина со множеством разрядов может осуществлять многобитовое параллельное считывание или многобитовую параллельную запись в отношении второй группы 202 банков. На ФИГ. 4 схематично показана структурная схема, показывающая расположения первой шины считывания-записи и второй шины считывания-записи в соответствии с некоторыми вариантами реализации настоящего раскрытия. Как показано на ФИГ. 4, первая шина 207 считывания-записи включает в себя 5 разрядов первых подшин: b11, b12, b13, b14 и b15; а вторая шина 208 считывания-записи включает в себя 5 разрядов вторых подшин: b21, b22, B23, b24 и b25. Подшины b11 и b21 имеют одинаковый разряд, подшины b12 и b22 имеют одинаковый разряд, подшины b13 и b23 имеют одинаковый разряд, подшины b14 и b24 имеют одинаковый разряд, и подшины b15 и b25 имеют одинаковый разряд. Как можно видеть, после того, как подшины b11 и b21 проходят на одинаковую высоту, подшина b11 соединяется с первой группой 201 банков, подшина b12 соединяется со второй группой 202 банков и так далее.[0095] In practical applications, the first multi-bit sub-bus may perform a multi-bit parallel read or multi-bit parallel write on the first bank group 201, and the second multi-bit sub-bus may perform a multi-bit parallel read or multi-bit parallel write on the second bank group 202. FIG. 4 is a schematic block diagram showing the locations of the first read/write bus and the second read/write bus, in accordance with some embodiments of the present disclosure. As shown in FIG. 4, the first read-write line 207 includes 5 bits of the first sub-lines: b11, b12, b13, b14, and b15; and the second read-write bus 208 includes 5 bits of the second sub-buses: b21, b22, B23, b24 and b25. Sub-lines b11 and b21 have the same bit, sub-lines b12 and b22 have the same bit, sub-lines b13 and b23 have the same bit, sub-lines b14 and b24 have the same bit, and sub-lines b15 and b25 have the same bit. As can be seen, after sub-buses b11 and b21 have passed the same height, sub-bus b11 connects to the first bank group 201, sub-bus b12 connects to the second bank group 202, and so on.

[0096] Как можно видеть на ФИГ. 4, первые подшины, включенные в первую шину 207 считывания-записи, и вторые подшины, включенные во вторую шину 208 считывания-записи, расположены в перекрестном порядке.[0096] As can be seen in FIG. 4, the first sub-lines included in the first read-write line 207 and the second sub-lines included in the second read-write line 208 are arranged in a cross order.

[0097] Согласно некоторым вариантам реализации настоящего раскрытия режим размещения вышеуказанных шин считывания-записи обеспечивает возможность первым подшинам и вторым подшинам, имеющим одинаковый разряд, совместно использовать одну горизонтальную дорожку, что позволяет сократить количество дорожек и, таким образом, уменьшить размер схемы обработки данных.[0097] According to some embodiments of the present disclosure, the layout mode of the above read-write buses allows the first sub-buses and the second sub-buses having the same bit to share one horizontal track, thus reducing the number of tracks and thus reducing the size of the data processing circuit.

[0098] Согласно некоторым вариантам реализации схема 203 записи и схема 204 считывания расположены параллельно на первой прямой линии, первая группа 201 банков и вторая группа 202 банков расположены параллельно на второй прямой линии, а первая прямая линия параллельна второй прямой линии.[0098] In some embodiments, the write circuit 203 and the read circuit 204 are parallel on a first straight line, the first bank group 201 and the second bank group 202 are parallel on a second straight line, and the first straight line is parallel to the second straight line.

[0099] Следует отметить, что первая прямая линия и вторая прямая линия параллельны друг другу, но не перекрываются друг с другом, что способствует линейному соединению между схемой 203 записи и первой группой 201 банков, линейному соединению между схемой 203 записи и второй группой 202 банков, линейному соединению между схемой 204 считывания и первой группой 201 банков, а также линейному соединению между схемой 204 считывания и второй группой 202 банков.[0099] It should be noted that the first straight line and the second straight line are parallel to each other but do not overlap with each other, which contributes to the linear connection between the recording circuit 203 and the first bank group 201, the linear connection between the recording circuit 203 and the second bank group 202 , a line connection between the read circuit 204 and the first bank group 201, and a line connection between the read circuit 204 and the second bank group 202.

[00100] Согласно некоторым вариантам реализации первая область, где размещены схема 203 записи и схема 204 считывания, и вторая область, где размещены первая группа 201 банков и вторая группа 202 банков, расположены параллельно на третьей прямой линии, а третья прямая линия перпендикулярна первой прямой линии.[00100] According to some embodiments, the first region where the write circuit 203 and the read circuit 204 are located and the second region where the first bank group 201 and the second bank group 202 are located are parallel on a third straight line, and the third straight line is perpendicular to the first straight line. lines.

[00101] Следует понимать, что когда третья прямая линия перпендикулярна первой прямой линии, а первая прямая линия параллельна второй прямой линии, схема записи, схема считывания, первая группа банков и вторая группа банков могут образовывать приблизительный прямоугольник, который способствует минимизации размера схемы.[00101] It should be understood that when the third straight line is perpendicular to the first straight line and the first straight line is parallel to the second straight line, the write circuit, the read circuit, the first bank group, and the second bank group can form an approximate rectangle that helps to minimize the size of the circuit.

[00102] Принципы записи данных в первую группу банков и вторую группу банков через одну схему записи в процессе записи подробно описаны выше. Принципы записи данных в первую группу банков и вторую группу банков через две схемы записи описаны подробно в настоящем документе ниже.[00102] The principles of writing data to the first bank group and the second bank group through one recording scheme in the recording process are described in detail above. The principles of writing data to the first bank group and the second bank group through two recording schemes are described in detail herein below.

[00103] На ФИГ. 5 и 6 схематично показаны структуры третьей схемы обработки данных в соответствии с некоторыми вариантами реализации настоящего раскрытия. Со ссылкой на ФИГ. 5 или 6, указанная схема обработки данных по существу включает в себя:[00103] FIG. 5 and 6 schematically show structures of a third data processing circuit in accordance with some embodiments of the present disclosure. With reference to FIG. 5 or 6, said data processing scheme essentially includes:

[00104] первую группу 301 банков и вторую группу 302 банков; и две схемы 303 и 304 записи. Схема 303 записи включает в себя схему 3031 записи входного кэша, а схема 304 записи включает в себя схему 3041 записи входного кэша. Схемы 303 и 304 записи выполнены с возможностью: приема сохраняемых данных от одной и той же шины 306 записи посредством схем 3031 и 3041 записи входного кэша соответственно, записи сохраняемых данных в первую группу 301 банков посредством первой шины 307 считывания-записи и записи сохраняемых данных во вторую группу 302 банков посредством второй шины 308 считывания-записи. Частоты управляющих сигналов, используемых двумя схемами 3031 и 3041 записи входного кэша, равны половине частоты синхронизации, заданной для записи сохраняемых данных шиной 306 записи, а спадающие фронты управляющих сигналов чередуются.[00104] the first bank group 301 and the second bank group 302; and two write circuits 303 and 304. The write circuit 303 includes an input cache write circuit 3031, and the write circuit 304 includes an input cache write circuit 3041. The write circuits 303 and 304 are configured to: receive stored data from the same write bus 306 via the input cache write circuits 3031 and 3041, respectively, write the stored data to the first bank group 301 via the first read-write bus 307, and write the stored data to the second group 302 banks through the second bus 308 read-write. The frequencies of the control signals used by the two input cache write circuits 3031 and 3041 are equal to half the clock rate set for writing the stored data by the write bus 306, and the falling edges of the control signals are interleaved.

[00105] Ссылка может быть сделана на подробное описание первой группы 201 банков и второй группы 202 банков для подробного описания первой группы 301 банков и второй группы 302 банков, которое больше не будет повторено в настоящем документе.[00105] Reference may be made to the detailed description of the first bank group 201 and the second bank group 202 for a detailed description of the first bank group 301 and the second bank group 302, which will not be repeated herein.

[00106] Как можно видеть на ФИГ. 5, вышеуказанная схема 303 записи включает в себя: схему 3031 записи входного кэша, первую схему 3032 управления записью, вторую схему 3034 управления записью, первую схему 3033 записи выходного кэша и вторую схему 3035 записи выходного кэша.[00106] As can be seen in FIG. 5, the above write circuit 303 includes: an input cache write circuit 3031, a first write control circuit 3032, a second write control circuit 3034, a first output cache write circuit 3033, and a second output cache write circuit 3035.

[00107] Схема 3031 записи входного кэша соответственно соединена с шиной 306 записи, первой схемой 3032 управления записью управления записью и второй схемой 3034 для отправки сохраняемых данных, полученных от шины 306 записи, к первой схеме 3032 управления записью и второй схеме 3034 управления записью.[00107] The input cache write circuit 3031 is respectively connected to the write bus 306, the first write control write control circuit 3032, and the second write control circuit 3034 for sending stored data received from the write bus 306 to the first write control circuit 3032 and the second write control circuit 3034.

[00108] Первая схема 3032 управления записью соответственно соединена со схемой 3031 записи входного кэша и первой схемой 3033 записи выходного кэша для отправки сохраняемых данных, отправленных схемой 3031 записи входного кэша, к первой схеме 3033 записи выходного кэша.[00108] The first write control circuit 3032 is respectively connected to the input cache write circuit 3031 and the first output cache write circuit 3033 to send the stored data sent by the input cache write circuit 3031 to the first output cache write circuit 3033.

[00109] Вторая схема 3034 управления записью соответственно соединена со схемой 3031 записи входного кэша и второй схемой 3035 записи выходного кэша для отправки сохраняемых данных, отправленных схемой 3031 записи входного кэша, ко второй схеме 3035 записи выходного кэша.[00109] The second write control circuit 3034 is respectively connected to the input cache write circuit 3031 and the second output cache write circuit 3035 to send the stored data sent by the input cache write circuit 3031 to the second output cache write circuit 3035.

[00110] Первая схема 3033 записи выходного кэша соответственно соединена с первой схемой 3032 управления записью и первой группой 301 банков для отправки сохраняемых данных, отправленных первой схемой 3032 управления записью, к первой группе 301 банков.[00110] The first output cache write circuit 3033 is respectively connected to the first write control circuit 3032 and the first bank group 301 to send the stored data sent by the first write control circuit 3032 to the first bank group 301.

[00111] Вторая схема 3035 записи выходного кэша соответственно соединена со второй схемой 3034 управления записью и второй группой 302 банков для отправки сохраняемых данных, отправленных второй схемой 3034 управления записью, ко второй группе 302 банков.[00111] The second output cache write circuit 3035 is respectively connected to the second write control circuit 3034 and the second bank group 302 to send the stored data sent by the second write control circuit 3034 to the second bank group 302.

[00112] Первая схема 3033 записи выходного кэша соединена с первой группой 301 банков через первую шину 307 считывания-записи, а вторая схема 3035 записи выходного кэша соединена со второй группой 302 банков через вторую шину 308 считывания-записи. Согласно некоторым вариантам реализации настоящего раскрытия сохраняемые данные на шине 306 записи могут быть записаны в первую группу 301 банков через схему 3031 записи входного кэша, первую схему 3032 управления записью и первую схему 3033 записи выходного кэша на ФИГ. 5. Сохраняемые данные на шине 306 записи могут быть записаны во вторую группу 302 банков через схему 3031 записи входного кэша, вторую схему 3034 управления записью и вторую схему 3035 записи выходного кэша в схеме 303 записи.[00112] The first output cache write circuit 3033 is connected to the first bank group 301 via the first read-write bus 307, and the second output cache write circuit 3035 is connected to the second bank group 302 via the second read-write bus 308. According to some embodiments of the present disclosure, stored data on the write bus 306 may be written to the first bank group 301 via the input cache write circuit 3031, the first write control circuit 3032, and the first output cache write circuit 3033 in FIG. 5. Stored data on the write bus 306 can be written to the second bank group 302 via the input cache write circuit 3031, the second write control circuit 3034, and the second output cache write circuit 3035 in the write circuit 303.

[00113] Структура схемы 304 записи является такой же, как структура схемы 303 записи, и, таким образом, ее подробное описание не является необходимым в настоящем документе.[00113] The structure of the write circuit 304 is the same as the structure of the write circuit 303, and thus a detailed description thereof is not necessary here.

[00114] Согласно некоторым вариантам реализации настоящего раскрытия сохраняемые данные на шине 306 записи записываются в первую группу 301 банков параллельно через первую ветвь (схему, содержащую схему 3031 записи входного кэша, первую схему 3032 управления записью и первую схему 3033 записи выходного кэша) и вторую ветвь (схему, содержащую схему 3041 записи входного кэша, первую схему 3042 управления записью и первую схему 3043 записи выходного кэша) на ФИГ. 5. Сохраняемые данные на шине 306 записи записываются во вторую группу 302 банков параллельно через третью ветвь (схему, содержащую схему 3031 записи входного кэша, вторую схему 3034 управления записью и вторую схему 3035 записи выходного кэша) и четвертую ветвь (схему, содержащую схему 3041 записи входного кэша, вторую схему 3044 управления записью и вторую схему 3045 записи выходного кэша) на ФИГ. 5.[00114] According to some embodiments of the present disclosure, the stored data on the write bus 306 is written to the first bank group 301 in parallel through the first branch (the circuit containing the input cache write circuit 3031, the first write control circuit 3032, and the first output cache write circuit 3033) and the second a branch (a diagram including an input cache write circuit 3041, a first write control circuit 3042, and a first output cache write circuit 3043) in FIG. 5. Stored data on the write bus 306 is written to the second bank group 302 in parallel through a third branch (a circuit containing an input cache write circuit 3031, a second write control circuit 3034, and a second output cache write circuit 3035) and a fourth branch (a circuit containing a circuit 3041 input cache entries, a second write control circuit 3044, and a second output cache write circuit 3045) of FIG. 5.

[00115] Как показано на ФИГ. 5, первая ветвь и вторая ветвь служат для параллельной записи. Согласно некоторым вариантам реализации для параллельной записи могут служить четыре ветви или восемь ветвей. Количество ветвей записи может быть определено в соответствии с количеством разрядов шины 306 записи, которое не ограничено в настоящем документе.[00115] As shown in FIG. 5, the first branch and the second branch serve for parallel recording. In some embodiments, four branches or eight branches may serve for parallel writing. The number of write branches may be determined in accordance with the number of bits of the write bus 306, which is not limited herein.

[00116] Как можно видеть на ФИГ. 6, схема 303 записи включает в себя: схему 3031 записи входного кэша, схему 3036 управления записью, первую схему 3033 записи выходного кэша и вторую схему 3035 записи выходного кэша.[00116] As can be seen in FIG. 6, the write circuit 303 includes: an input cache write circuit 3031, a write control circuit 3036, a first output cache write circuit 3033, and a second output cache write circuit 3035.

[00117] Схема 3031 записи входного кэша соответственно соединена с шиной 306 записи и схемой 3036 управления записью для отправки сохраняемых данных, полученных от шины 306 записи, к схеме 3036 управления записью.[00117] The input cache write circuit 3031 is respectively connected to the write bus 306 and the write control circuit 3036 to send stored data received from the write bus 306 to the write control circuit 3036 .

[00118] Схема 3036 управления записью соответственно соединена со схемой 3031 записи входного кэша, первой схемой 3033 записи выходного кэша и второй схемой 3035 записи выходного кэша схемы 303 записи для отправки сохраняемых данных, отправленных схемой 3031 записи входного кэша, к первой схеме 3033 записи выходного кэша или второй схеме 3035 записи выходного кэша.[00118] The write control circuit 3036 is respectively connected to the input cache write circuit 3031, the first output cache write circuit 3033, and the second output cache write circuit 3035 of the write circuit 303 to send the stored data sent by the input cache write circuit 3031 to the first output cache write circuit 3033. cache or a second output cache entry schema 3035 .

[00119] Первая схема 3033 записи выходного кэша соединена с первой группой 301 банков для отправки сохраняемых данных, отправленных схемой 3036 управления записью, к первой группе 301 банков.[00119] The first output cache entry circuit 3033 is connected to the first bank group 301 to send the stored data sent by the write control circuit 3036 to the first bank group 301 .

[00120] Вторая схема 3035 записи выходного кэша соединена со второй группой 302 банков для отправки сохраняемых данных, отправленных схемой 3036 управления записью, ко второй группе 302 банков.[00120] The second output cache entry circuit 3035 is connected to the second bank group 302 to send the stored data sent by the write control circuit 3036 to the second bank group 302.

[00121] Схожим образом структура схемы 304 записи является такой же, как структура схемы 303 записи, и, таким образом, ее подробное описание не является необходимым в настоящем документе.[00121] Similarly, the structure of the write circuit 304 is the same as the structure of the write circuit 303, and thus a detailed description thereof is not necessary here.

[00122] Согласно некоторым вариантам реализации настоящего раскрытия сохраняемые данные на шине 306 записи записываются в первую группу 301 банков параллельно через первую ветвь (схему, содержащую схему 3031 записи входного кэша, схему 3036 управления записью и первую схему 3033 записи выходного кэша) и вторую ветвь (схему, содержащую схему 3041 записи входного кэша, схему 3046 управления записью и первую схему 3043 записи выходного кэша) на ФИГ. 6. Сохраняемые данные на шине 306 записи записываются во вторую группу 302 банков параллельно через третью ветвь (схему, содержащую схему 3031 записи входного кэша, схему 3036 управления записью и вторую схему 3035 записи выходного кэша) и четвертую ветвь (схему, содержащую схему 3041 записи входного кэша, схему 3046 управления записью и вторую схему 3045 записи выходного кэша) на ФИГ. 6.[00122] According to some embodiments of the present disclosure, the stored data on the write bus 306 is written to the first bank group 301 in parallel through the first branch (the circuit containing the input cache write circuit 3031, the write control circuit 3036, and the first output cache write circuit 3033) and the second branch. (a diagram including an input cache write circuit 3041, a write control circuit 3046, and a first output cache write circuit 3043) in FIG. 6. Stored data on the write bus 306 is written to the second bank group 302 in parallel through the third branch (the circuit containing the input cache write circuit 3031, the write control circuit 3036, and the second output cache write circuit 3035) and the fourth branch (the circuit containing the write circuit 3041 input cache, a write control circuit 3046, and a second output cache write circuit 3045) in FIG. 6.

[00123] Как показано на ФИГ. 6, первая ветвь и вторая ветвь служат для параллельной записи. Согласно некоторым вариантам реализации для параллельной записи могут служить четыре ветви или восемь ветвей. Количество ветвей записи может быть определено в соответствии с количеством разрядов шины 306 записи, которое не ограничено в настоящем документе.[00123] As shown in FIG. 6, the first branch and the second branch serve for parallel recording. In some embodiments, four branches or eight branches may serve for parallel writing. The number of write branches may be determined in accordance with the number of bits of the write bus 306, which is not limited herein.

[00124] Следует отметить, что интервалы времени данных в схеме 1012 управления записью, схеме 1015 управления записью, схеме 1022 управления считыванием и схеме 1025 управления считыванием на ФИГ. 1 являются равными и могут составлять, например, 5 нс. Интервалы времени данных как в схеме 3036, так и в схеме 3046 управления записью на ФИГ. 6 равны половине интервала времени данных в схеме 1012 управления записью на ФИГ. 1 и могут составлять, например, 2,5 нс.[00124] It should be noted that the data time intervals in the write control circuit 1012, the write control circuit 1015, the read control circuit 1022, and the read control circuit 1025 in FIG. 1 are equal and may be, for example, 5 ns. The data time slots in both the write control circuit 3036 and the write control circuit 3046 in FIG. 6 is equal to half the data time interval in the write control circuit 1012 in FIG. 1 and can be, for example, 2.5 ns.

[00125] Количество разрядов шины 306 записи, первой шины 307 чтения-записи и второй шины 308 чтения-записи на ФИГ. 6 может быть выбрано в соответствии с фактическими сценариями применения. На ФИГ. 15 схематично показана структура еще одной схемы обработки данных в соответствии с некоторыми вариантами реализации настоящего раскрытия. Как можно видеть на ФИГ. 15, когда шина 306 записи имеет 4 (т.е. [3:0]) разряда, первая шина 307 считывания-записи и вторая шина 308 считывания-записи обе могут иметь 8 (т.е. [7:0]) разрядов. Таким образом, два последовательных 4 бита с шины 306 записи могут быть синхронно записаны в первую группу 201 банков через [3:0] разряды и [7:4] разряды первой шины 307 считывания-записи соответственно, или два последовательных 4 бита с шины 306 записи могут быть синхронно записаны во вторую группу 202 банков через [3:0] разряды и [7:4] разряды второй шины 308 считывания-записи соответственно.[00125] The number of bits of the write bus 306, the first read/write bus 307, and the second read/write bus 308 in FIG. 6 can be selected according to actual application scenarios. FIG. 15 schematically shows the structure of yet another data processing circuit in accordance with some embodiments of the present disclosure. As can be seen in FIG. 15, when the write line 306 has 4 (ie, [3:0]) bits, the first read-write line 307 and the second read-write line 308 may both have 8 (ie, [7:0]) bits. . Thus, two consecutive 4 bits from the write bus 306 can be synchronously written to the first bank group 201 via [3:0] bits and [7:4] bits of the first read-write bus 307, respectively, or two consecutive 4 bits from the bus 306 records can be synchronously written to the second bank group 202 via [3:0] bits and [7:4] bits of the second read-write bus 308, respectively.

[00126] Также, как может быть видно из ФИГ. 15, для первой группы 201 банков схема 303 записи может быть выполнена с возможностью записи 4 (т.е. разряды [3:0]) битов в первую группу 201 банков, а схема 304 записи может быть выполнена с возможностью записи 4 (т.е. разряды [7:4]) битов в первую группу 201 банков. Схожим образом для второй группы 202 банков схема 303 записи может быть выполнена с возможностью записи 4 (т.е. разряды [3:0]) битов во вторую группу 202 банков, а схема 304 записи может быть выполнена с возможностью записи 4 (т.е. разряды [7:4]) битов во вторую группу 202 банков.[00126] Also, as can be seen from FIG. 15, for the first bank group 201, the write circuit 303 may be configured to write 4 (i.e., [3:0] bits) bits to the first bank group 201, and the write circuit 304 may be configured to write 4 (i.e., bits [3:0]). e. bits [7:4]) of bits into the first bank group 201 . Similarly, for the second bank group 202, the write circuit 303 may be configured to write 4 (i.e., [3:0] bits) bits to the second bank group 202, and the write circuit 304 may be configured to write 4 (i.e., bits [3:0]). e. bits [7:4]) of bits into the second bank group 202 .

[00127] На ФИГ. 15 показаны две схемы записи. В случаях практического применения схема обработки данных также может включать в себя по меньшей мере две схемы записи, при этом режим соединения между этими по меньшей мере двумя схемами записи является таким же, как режим соединения, показанный на ФИГ. 15. Например, когда шина 306 записи имеет 36 (т.е. [35:0]) разрядов, первая шина 307 считывания-записи и вторая шина 308 считывания-записи могут иметь 72 (т.е. [71:0]) разряда, так что количество включенных схем записи составляет 18. Таким образом, включены девять групп схем обработки данных, как показано на ФИГ. 15.[00127] FIG. 15 shows two recording schemes. In practical applications, the data processing circuit may also include at least two recording circuits, wherein the connection mode between the at least two recording circuits is the same as the connection mode shown in FIG. 15. For example, when write line 306 has 36 (i.e., [35:0]) bits, first read-write line 307 and second read-write line 308 may have 72 (i.e., [71:0]) bit, so that the number of included recording circuits is 18. Thus, nine groups of processing circuits are included, as shown in FIG. 15.

[00128] Согласно некоторым вариантам реализации первые схемы 3033 и 3043 записи выходного кэша из этих двух схем 303 и 304 записи на ФИГ. 5 или 6 используют один и тот же второй управляющий сигнал, а вторые схемы 3035 и 3045 записи выходного кэша из этих двух схем 303 и 304 записи используют один и тот же третий управляющий сигнал. Частота второго управляющего сигнала и частота третьего управляющего сигнала составляют четверть частоты синхронизации, заданной для записи сохраняемых данных, а спадающий фронт второго управляющего сигнала и спадающий фронт третьего управляющего сигнала чередуются.[00128] According to some embodiments, the first output cache write circuits 3033 and 3043 of the two write circuits 303 and 304 in FIG. 5 or 6 use the same second control signal, and the second output cache write circuits 3035 and 3045 of the two write circuits 303 and 304 use the same third control signal. The frequency of the second drive signal and the frequency of the third drive signal are a quarter of the clock frequency set for writing stored data, and the falling edge of the second drive signal and the falling edge of the third drive signal alternate.

[00129] На ФИГ. 7 схематично показан временной график в соответствии с некоторыми вариантами реализации настоящего раскрытия, и на ФИГ. 7 показан временной график, соответствующий схеме обработки данных на ФИГ. 6. Как можно видеть на ФИГ. 7, частоты управляющих сигналов, используемых схемами 3031 и 3041 записи входного кэша из этих двух схем 303 и 304 записи, составляют половину частоты синхронизации, заданной для записи сохраняемых данных шиной 306 записи. Таким образом, частота появления спадающего фронта схемы 3031 записи входного кэша и частота появления спадающего фронта схемы 3041 записи входного кэша составляют половину частоты записи сохраняемых данных. Кроме того, также как может быть видно, спадающий фронт схемы 3031 записи входного кэша и спадающий фронт схемы 3041 записи входного кэша чередуются.[00129] FIG. 7 is a schematic timing diagram in accordance with some embodiments of the present disclosure, and FIG. 7 shows a timeline corresponding to the data processing flow of FIG. 6. As can be seen in FIG. 7, the frequencies of the control signals used by the input cache write circuits 3031 and 3041 of the two write circuits 303 and 304 are half the clock rate set for writing the stored data by the write bus 306 . Thus, the falling edge occurrence rate of the input cache write circuit 3031 and the falling edge occurrence frequency of the input cache write circuit 3041 are half the frequency of writing the stored data. Furthermore, as can be seen, the falling edge of the input cache write circuit 3031 and the falling edge of the input cache write circuit 3041 alternate.

[00130] В момент t1 времени наступает спадающий фронт управляющего сигнала схемы 3031 записи входного кэша, так что схема 3036 управления записью выдает принятые в настоящий момент времени сохраняемые данные d1. В момент t2 времени наступает спадающий фронт управляющего сигнала схемы 3041 записи входного кэша, так что схема 3046 управления записью выдает принятые в настоящий момент сохраняемые данные d2. Между тем, в момент t2 времени наступает спадающий фронт управляющего сигнала первой схемы 3043 записи выходного кэша, так что первая схема 3043 записи выходного кэша записывает сохраняемые данные d2, выданные схемой 3046 управления записью, во вторую группу 302 банков. Как можно видеть, в результате вышеуказанного процесса сохраняемые данные d1 и сохраняемые данные d2, выданные в различные моменты времени, записываются в первую группу 301 банков в один и тот же момент t2 времени.[00130] At time t1, a falling edge of the control signal of the input cache write circuit 3031 occurs, so that the write control circuit 3036 outputs the currently received stored data d1. At time t2, a falling edge of the control signal of the input cache write circuit 3041 occurs, so that the write control circuit 3046 outputs the currently received stored data d2. Meanwhile, at time t2, the falling edge of the control signal of the first output cache write circuit 3043 occurs, so that the first output cache write circuit 3043 writes the stored data d2 outputted by the write control circuit 3046 to the second bank group 302. As can be seen, as a result of the above process, the stored data d1 and the stored data d2 issued at different times are written to the first bank group 301 at the same time t2.

[00131] Схожим образом в момент t3 времени наступает спадающий фронт управляющего сигнала схемы 3031 записи входного кэша, так что схема 3036 управления записью выдает принятые в настоящий момент сохраняемые данные d3. В момент t4 времени наступает спадающий фронт управляющего сигнала схемы 3041 записи входного кэша, так что схема 3046 управления записью выдает принятые в настоящий момент времени сохраняемые данные d4. Между тем, в момент t4 времени наступает спадающий фронт управляющего сигнала второй схемы 3035 записи выходного кэша, так что вторая схема 3035 записи выходного кэша записывает сохраняемые данные d3, выданные схемой 3036 управления записью, во вторую группу 302 банков. Между тем, в момент t4 времени наступает спадающий фронт управляющего сигнала второй схемы 3045 записи выходного кэша, так что вторая схема 3045 записи выходного кэша записывает сохраняемые данные d4, выданные схемой 3046 управления записью, во вторую группу 302 банков. Как можно видеть, в результате вышеуказанного процесса сохраняемые данные d3 и сохраняемые данные d4, выданные в различные моменты времени, записываются во вторую группу 302 банков в один и тот же момент t4 времени.[00131] Similarly, at time t3, the input cache write circuit 3031 has a falling edge, so that the write control circuit 3036 outputs the currently received stored data d3. At time t4, a falling edge of the control signal of the input cache write circuit 3041 occurs, so that the write control circuit 3046 outputs the currently received stored data d4. Meanwhile, at time t4, a falling edge of the control signal of the second output cache write circuit 3035 occurs, so that the second output cache write circuit 3035 writes the stored data d3 outputted by the write control circuit 3036 to the second bank group 302. Meanwhile, at time t4, the falling edge of the control signal of the second output cache write circuit 3045 occurs, so that the second output cache write circuit 3045 writes the stored data d4 outputted by the write control circuit 3046 to the second bank group 302. As can be seen, as a result of the above process, the stored data d3 and the stored data d4 issued at different times are written to the second bank group 302 at the same time t4.

[00132] Когда шина записи на ФИГ. 6 имеет 4 разряда, все сохраняемые данные d1, d2, d3 и d4 на ФИГ. 7 могут составлять 4 бита, причем d1 представляет биты [3:0], записываемые в первую группу 301 банков, d2 представляет биты [7:4], записываемые в первую группу 301 банков, d3 представляет биты [3:0], записываемые во вторую группу 302 банков, и d4 представляет биты [7:4], записываемые во вторую группу 302 банков.[00132] When the write bus in FIG. 6 has 4 bits, all stored data d1, d2, d3 and d4 in FIG. 7 may be 4 bits, where d1 represents bits [3:0] written to the first bank group 301, d2 represents bits [7:4] written to the first bank group 301, d3 represents bits [3:0] written to the second bank group 302, and d4 represents bits [7:4] written to the second bank group 302.

[00133] Согласно некоторым вариантам реализации со ссылкой на ФИГ. 6 частоты управляющих сигналов, используемых схемами 3036 и 3046 управления записью этих двух схем 303 и 304 записи, равны частотам управляющих сигналов, используемых схемами 3031 и 3041 записи входного кэша. Таким образом, сохраняемые данные, отправленные схемами 3031 и 3041 записи входного кэша, могут быть приняты синхронно, чтобы избежать потери сохраняемых данных.[00133] In some embodiments, with reference to FIG. 6, the control signal frequencies used by the write control circuits 3036 and 3046 of these two write circuits 303 and 304 are equal to the control signal frequencies used by the input cache write circuits 3031 and 3041. Thus, the stored data sent by the input cache entry circuits 3031 and 3041 can be received synchronously to avoid losing the stored data.

[00134] Согласно некоторым вариантам реализации первая схема записи выходного кэша и вторая схема записи выходного кэша одной из этих двух схем записи обе используют полную триггер-защелку, а первая схема записи выходного кэша и вторая схема записи выходного кэша другой из этих двух схем записи обе используют половинную триггер-защелку. Схема управления записью указанной схемы записи выполнена с возможностью управления записью данных на основании времени задержки между стробами адреса столбца, при этом время задержки между стробами адреса столбца включает в себя четыре тактовых цикла.[00134] In some embodiments, the first output cache write circuit and the second output cache write circuit of one of the two write schemes both use a full latch, and the first output cache write circuit and the second output cache write circuit of the other of the two write schemes both use a half latch trigger. The write control circuit of said writing circuit is configured to control the writing of data based on the delay time between column address strobes, wherein the delay time between column address strobes includes four clock cycles.

[00135] В качестве схемы ячейки памяти, чувствительной к уровню импульса или нарастающему фронту, или спадающему фронту, для кэширования данных задана триггер-защелка. Согласно некоторым вариантам реализации настоящего раскрытия схема записи входного кэша, первая схема записи выходного кэша, вторая схема записи выходного кэша, первая схема считывания входного кэша, вторая схема считывания входного кэша и схема считывания выходного кэша - все являются триггер-защелками.[00135] A latch is set as a memory cell circuit sensitive to pulse level or rising edge or falling edge for caching data. According to some embodiments of the present disclosure, the input cache write circuit, the first output cache write circuit, the second output cache write circuit, the first input cache read circuit, the second input cache read circuit, and the output cache read circuit are all latches.

[00136] Согласно некоторым вариантам реализации настоящего раскрытия для схемы записи сохраняемые данные на шине 306 записи преобразуются в последовательную форму во времени. Для синхронной записи преобразованных в последовательную форму сохраняемых данных в первую группу 301 банков или вторую группу 302 банков схема записи, которая раньше принимает сохраняемые данные, должна ожидать схему записи, которая позже принимает сохраняемые данные, так что первая схема записи выходного кэша и вторая схема записи выходного кэша в схеме записи, которая раньше принимает сохраняемые данные, могут использовать полные триггер-защелки, а первая схема записи выходного кэша и вторая схема записи выходного кэша в схеме записи, которая позже принимает сохраняемые данные, могут использовать половинные триггер-защелки. Полная триггер-защелка имеет более длительную продолжительность кэширования сохраняемых данных, чем половинная триггер-защелка, так что эти две схемы записи, принимающие сохраняемые данные в различное время, могут синхронно записывать сохраняемые данные. Таким образом, может быть осуществлен процесс записи данных последовательно-параллельного преобразования.[00136] According to some embodiments of the present disclosure for the write scheme, the stored data on the write bus 306 is serialized over time. In order to synchronously write the serialized stored data to the first bank group 301 or the second bank group 302, the writing circuit that receives the stored data earlier must wait for the writing circuit that later receives the stored data, so that the first output cache writing circuit and the second writing circuit of the output cache entry in the write circuit that receives stored data earlier may use full latch releases, and the first output cache entry circuit and the second output cache entry circuit in the write circuit that later receives stored data may use half latch releases. The full latch has a longer cache duration of the stored data than the half latch, so that the two recording schemes receiving the stored data at different times can write the stored data synchronously. Thus, the serial-to-parallel conversion data recording process can be carried out.

[00137] На ФИГ. 12 схематично показана структурная схема половинной триггер-защелки в соответствии с некоторыми вариантами реализации настоящего раскрытия, а на ФИГ. 13 схематично показана структура схемы полной триггер-защелки в соответствии с некоторыми вариантами реализации настоящего раскрытия. Как показано на ФИГ. 12 и 13, полная триггер-защелка получена последовательным соединением двух половинных триггер-защелок, где D представляет порт входных данных, CK и CKB представляют взаимодополняющие порты сигнала синхронизации, а Q и QB представляют порты выходных данных.[00137] FIG. 12 is a schematic block diagram of a half latch in accordance with some embodiments of the present disclosure, and FIG. 13 schematically shows the structure of a complete latch circuit in accordance with some embodiments of the present disclosure. As shown in FIG. 12 and 13, a full latch is obtained by connecting two half latch flip-flops in series, where D represents an input data port, CK and CKB represent complementary clock signal ports, and Q and QB represent output data ports.

[00138] Согласно некоторым вариантам реализации первая шина считывания-записи и вторая шина считывания-записи расположены в перекрестном порядке.[00138] According to some embodiments, the first read-write bus and the second read-write bus are arranged in a cross order.

[00139] Согласно некоторым вариантам реализации первая шина считывания-записи включает в себя первую подшину со множеством разрядов, а вторая шина считывания-записи включает в себя вторую подшину со множеством разрядов. После прохождения на одинаковую высоту первая подшина и вторая подшина, соответствующие одинаковому разряду, соединяются с первой группой банков и второй группой банков соответственно.[00139] According to some embodiments, the first read-write bus includes a first multi-bit sub-bus, and the second read-write bus includes a second multi-bit sub-bus. After passing to the same height, the first sub-bus and the second sub-bus corresponding to the same rank are connected to the first bank group and the second bank group, respectively.

[00140] Согласно некоторым вариантам реализации эти две схемы записи расположены параллельно на первой прямой линии, первая группа банков и вторая группа банков расположены параллельно на второй прямой линии, а первая прямая линия параллельна второй прямой линии.[00140] In some embodiments, the two recording circuits are parallel on a first straight line, the first bank group and the second bank group are parallel on a second straight line, and the first straight line is parallel to the second straight line.

[00141] Следует отметить, что первая прямая линия и вторая прямая линия параллельны друг другу, но не перекрываются друг с другом, что способствует линейному соединению между схемой записи и первой группой банков и линейному соединению между схемой записи и второй группой банков.[00141] It should be noted that the first straight line and the second straight line are parallel to each other but do not overlap with each other, which facilitates a linear connection between the recording circuit and the first bank group and a linear connection between the recording circuit and the second bank group.

[00142] Согласно некоторым вариантам реализации первая область, в которой размещены эти две схемы записи, и вторая область, в которой размещены первая группа банков и вторая группа банков, расположены параллельно на третьей прямой линии, а третья прямая линия перпендикулярна первой прямой линии.[00142] According to some embodiments, the first region in which the two recording circuits are located and the second region in which the first bank group and the second bank group are located are parallel on a third straight line, and the third straight line is perpendicular to the first straight line.

[00143] Согласно некоторым вариантам реализации первая группа банков и вторая группа банков различаются по времени записи данных, но первая группа банков является такой же, как вторая группа банков, в отношении логики записи данных. Таким образом, на неконфликтной основе записи схема записи первой группы банков и схема записи второй группы банков, имеющие одинаковую логику записи данных, могут быть объединены.[00143] In some embodiments, the first bank group and the second bank group differ in data recording time, but the first bank group is the same as the second bank group in terms of data recording logic. Thus, on a non-conflicting basis of writing, the writing circuit of the first bank group and the writing circuit of the second bank group having the same data writing logic can be combined.

[00144] На ФИГ. 8-11 схематично показаны структурные схемы четырех запоминающих устройств в соответствии с некоторыми вариантами реализации настоящего раскрытия. Со ссылкой на ФИГ. 8-11, схемы записи двух схем обработки данных соединены с одной и той же шиной записи. Для двух схем обработки данных, имеющих схемы считывания, указанные схемы считывания двух схем обработки данных соединены с одной и той же шиной считывания.[00144] FIG. 8-11 are schematic block diagrams of four memory devices in accordance with some embodiments of the present disclosure. With reference to FIG. 8-11, the recording circuits of the two processing circuits are connected to the same recording bus. For two data processing circuits having readout circuits, said reading circuits of the two data processing circuits are connected to the same readout line.

[00145] Со ссылкой на ФИГ. 8 или 9, одна схема 401 обработки данных включает в себя: первую группу BG0 банков, вторую группу BG1 банков, схему 203 записи и схему 204 считывания. Другая схема 402 обработки данных включает в себя: первую группу BG2 банков, вторую группу BG3 банков, схему 209 записи и схему 210 считывания. Две схемы 401 и 402 обработки данных на ФИГ. 8 имеют такую же структуру, как схема обработки данных, показанная на ФИГ. 2. Две схемы 401 и 402 обработки данных на ФИГ. 9 имеют такую же структуру, как схема обработки данных, показанная на ФИГ. 3.[00145] With reference to FIG. 8 or 9, one processing circuit 401 includes: a first bank group BG0, a second bank group BG1, a write circuit 203, and a read circuit 204. Another data processing circuit 402 includes: a first bank group BG2, a second bank group BG3, a write circuit 209, and a read circuit 210. The two processing circuits 401 and 402 in FIG. 8 have the same structure as the data processing circuit shown in FIG. 2. The two processing circuits 401 and 402 in FIG. 9 have the same structure as the data processing circuit shown in FIG. 3.

[00146] Разумеется, схема обработки данных на ФИГ. 2 и схема обработки данных на ФИГ. 3 могут образовывать одно запоминающее устройство. Таким образом, запоминающее устройство включает в себя одну схему обработки данных, как показано на ФИГ. 2, и одну схему обработки данных, как показано на ФИГ. 3.[00146] Of course, the data processing circuit in FIG. 2 and the data processing diagram of FIG. 3 may form one storage device. Thus, the storage device includes one data processing circuit as shown in FIG. 2 and one data processing circuit as shown in FIG. 3.

[00147] Со ссылкой на ФИГ. 10 или 11, одна схема 401 обработки данных включает в себя: первую группу BG0 банков, вторую группу BG1 банков, схему 303 записи и схему 304 записи. Другая схема 402 обработки данных включает в себя: первую группу BG2 банков, вторую группу BG3 банков, схему 309 записи и схему 310 записи. Две схемы 401 и 402 обработки данных на ФИГ. 10 имеют ту же самую структуру, как схема обработки данных, показанная на ФИГ. 5. Две схемы 401 и 402 обработки данных на ФИГ. 11 имеют ту же самую структуру, как схема обработки данных, показанная на ФИГ. 6.[00147] With reference to FIG. 10 or 11, one processing circuit 401 includes: a first bank group BG0, a second bank group BG1, a recording circuit 303, and a recording circuit 304. Another processing circuit 402 includes: a first bank group BG2, a second bank group BG3, a write circuit 309, and a write circuit 310. The two processing circuits 401 and 402 in FIG. 10 have the same structure as the data processing circuit shown in FIG. 5. The two processing circuits 401 and 402 in FIG. 11 have the same structure as the data processing circuit shown in FIG. 6.

[00148] Разумеется, схема обработки данных на ФИГ. 5 и схема обработки данных на ФИГ. 6 могут составлять одно запоминающее устройство. Таким образом, запоминающее устройство включает в себя одну схему обработки данных, как показано на ФИГ. 5, и одну схему обработки данных, как показано на ФИГ. 6.[00148] Of course, the data processing circuit in FIG. 5 and the data processing diagram of FIG. 6 may constitute one storage device. Thus, the storage device includes one data processing circuit as shown in FIG. 5 and one data processing circuit as shown in FIG. 6.

[00149] Согласно некоторым вариантам реализации запоминающим устройством является динамическое запоминающее устройство с произвольным доступом (DRAM DDR) с удвоенной скоростью передачи данных.[00149] In some embodiments, the storage device is Double Data Rate Dynamic Random Access Memory (DRAM DDR).

[00150] Согласно некоторым вариантам реализации схемы записи указанных двух схем обработки данных расположены в центральной области, при этом первая группа банков и вторая группа банков одной из двух схем обработки данных расположены на одной стороне центральной области, а первая группа банков и вторая группа банков другой из двух схем обработки данных расположены на другой стороне центральной области.[00150] According to some embodiments of the recording circuit of the two data processing circuits are located in the central area, while the first group of banks and the second group of banks of one of the two data processing circuits are located on one side of the central area, and the first group of banks and the second group of banks on the other of the two data processing circuits are located on the other side of the central area.

[00151] Схожим образом схемы считывания указанных двух схем обработки данных расположены в центральной области, при этом первая группа банков и вторая группа банков одной из двух схем обработки данных расположены на одной стороне центральной области, а первая группа банков и вторая группа банков другой из указанных двух схем обработки данных расположены на другой стороне центральной области.[00151] Similarly, the reading circuits of the two data processing circuits are located in the central region, with the first bank group and the second bank group of one of the two data processing circuits located on one side of the central region, and the first bank group and the second bank group of the other of these two data processing circuits are located on the other side of the central area.

[00152] Как показано на ФИГ. 8 или 9, схемы 203 и 209 записи и схемы 204 и 210 считывания расположены в центральной области 200, первая группа BG0 банков и вторая группа BG1 банков в схеме 401 обработки данных расположены на верхней стороне центральной области 200, а первая группа BG2 банков и вторая группа BG3 банков в схеме 402 обработки данных расположены на нижней стороне центральной области 200.[00152] As shown in FIG. 8 or 9, the write circuits 203 and 209 and the read circuits 204 and 210 are located in the center area 200, the first bank group BG0 and the second bank group BG1 in the processing circuit 401 are located on the upper side of the center area 200, and the first bank group BG2 and the second the bank group BG3 in the data processing circuitry 402 is located on the underside of the central area 200.

[00153] Как показано на ФИГ. 10 или 11, схемы 303, 304, 309 и 310 записи расположены в центральной области 300, первая группа BG0 банков и вторая группа BG1 банков в схеме 401 обработки данных расположены на верхней стороне центральной области 300, а первая группа BG2 банков и вторая группа BG3 банков в схеме 402 обработки данных расположены на нижней стороне центральной области 300. Таким образом, это упрощает линейное соединение между группами банков и схемами считывания и записи.[00153] As shown in FIG. 10 or 11, the recording circuits 303, 304, 309 and 310 are located in the center area 300, the first bank group BG0 and the second bank group BG1 in the data processing circuit 401 are located on the upper side of the center area 300, and the first bank group BG2 and the second bank group BG3 The banks in the data processing circuit 402 are located on the underside of the central region 300. Thus, it simplifies the linear connection between the bank groups and the read/write circuits.

[00154] Согласно некоторым вариантам реализации настоящего раскрытия дополнительно обеспечено электронное устройство, которое включает в себя представленное выше запоминающее устройство.[00154] According to some embodiments of the present disclosure, an electronic device is further provided that includes the storage device described above.

[00155] Наконец, следует отметить, что представленные выше варианты реализации предназначены просто для описания технических решений настоящего раскрытия, но не для ограничения настоящего раскрытия. Несмотря на то, что настоящее раскрытие описано подробно со ссылкой на вышеизложенные варианты реализации, специалисты в данной области техники должны понимать, что они тем не менее могут внести изменения в технические решения, описанные в представленных выше вариантах реализации или сделать эквивалентные замены некоторых или всех технических признаков настоящего изобретения, которые не приводят к существенному отклонению соответствующих технических решений от объема технических решений вариантов реализации настоящего раскрытия.[00155] Finally, it should be noted that the above embodiments are intended simply to describe the technical solutions of the present disclosure, and not to limit the present disclosure. Although the present disclosure has been described in detail with reference to the foregoing embodiments, those skilled in the art should understand that they may still make changes to the technical solutions described in the above embodiments or make equivalent substitutions for some or all of the technical features of the present invention that do not lead to a significant deviation of the respective technical solutions from the scope of the technical solutions of the embodiments of the present disclosure.

[00156] Для удобства объяснения представленное выше описание приведено вместе с некоторыми вариантами реализации. Однако представленное выше приведенное для примера описание не предназначено, чтобы быть исчерпывающим или ограничивать варианты реализации конкретными формами, описанными выше. Различные модификации и изменения могут быть без труда получены из представленных выше описаний. Варианты реализации выбраны и описаны для наилучшего описания принципов и практического применения, а также для того, чтобы специалисты в данной области техники могли лучше использовать варианты реализации с различными модификациями, подходящими для конкретного предлагаемого использования.[00156] For ease of explanation, the above description is given along with some implementation options. However, the above exemplary description is not intended to be exhaustive or to limit the embodiments to the specific forms described above. Various modifications and changes can be easily obtained from the above descriptions. Embodiments have been selected and described to best describe principles and practice, and to enable those skilled in the art to better utilize the embodiments with various modifications as appropriate for the particular proposed use.

Claims

1. Data processing scheme containing:

a first group of banks and a second group of banks;

a write circuit comprising one input cache write circuit, a first output cache write circuit and a second output cache write circuit, said write circuit is configured to: receive stored data from the write bus through the input cache write circuit, write stored data to a first bank group connected with a first output cache write circuit via a first read-write bus, and write stored data to a second bank group connected to a second output cache write circuit via a second read-write bus; And

a reading circuit comprising one output cache reading circuit, a first input cache reading circuit and a second input cache reading circuit, said reading circuit is configured to: read stored data from a first group of banks connected to the first input cache reading circuit via the first read-write bus , reading the stored data from the second group of banks connected to the second input cache read circuit via the second read-write bus, and transmitting the stored data to the read bus via the output cache read circuit.

2. The data processing scheme according to claim 1, in which the recording scheme additionally contains:

a write control circuit respectively connected to the input cache write circuit, the first output cache write circuit, and the second output cache write circuit, wherein the write control circuit is configured to transmit stored data transmitted by the input cache write circuit to the first output cache write circuit or the second output cache entry scheme;

wherein the first output cache write circuit is connected to the first bank group and configured to transfer the stored data transmitted by the write control circuit to the first bank group; A

the second output cache write circuit is connected to the second bank group and is configured to transfer the stored data transmitted by the write control circuit to the second bank group.

3. The data processing circuit according to claim 2, wherein the input cache writing circuit is configured to receive stored data via the first control signal, wherein the frequency of the first control signal is the same as the clock frequency set for writing the stored data,

wherein the first output cache recording circuit is configured to write stored data to the first group of banks by means of a second control signal, the second output cache recording circuit is configured to write stored data to the second group of banks via a third control signal, wherein the frequency of the second control signal and the frequency of the third of the control signal is half the frequency of the first control signal, and the falling edge of the second control signal and the falling edge of the third control signal alternate.

4. Data processing scheme according to any one of paragraphs. 1-3, in which the reading circuit contains:

a first input cache reading circuit connected to the first bank group and configured to read stored data from the first bank group;

a second input cache reading circuit connected to the second bank group and configured to read stored data from the second bank group; And

a read control circuit respectively connected to the first input cache read circuit and the second input cache read circuit, wherein the read control circuit is configured to transmit stored data transmitted by the first input cache read circuit or the second input cache read circuit to the output cache read circuit.

5. The data processing circuit according to claim 4, in which the first input cache reading circuit is configured to read the stored data by means of the fourth control signal, the second input cache reading circuit is configured to read the stored data by means of the fifth control signal, wherein the frequency of the fourth control signal is the same as the frequency of the fifth control signal, and the falling edge of the fourth control signal and the falling edge of the fifth control signal alternate,

wherein the output cache read circuit is configured to transmit stored data to the read bus via a sixth control signal, wherein the frequency of the sixth control signal is twice the frequency of the fourth control signal.

6. Data processing scheme according to any one of paragraphs. 1-3, in which the first read-write bus and the second read-write bus are arranged in cross order, and

the first read-write bus contains the first sub-bus with multiple bits, the second read-write bus contains the second sub-bus with multiple bits, while the first sub-bus and the second sub-bus correspond to the same bit passing at the same height, and are connected to the first group of banks and the second group of banks, respectively.

7. The data processing scheme according to any one of paragraphs. 1-3, in which the writing circuit and the reading circuit are parallel on the first straight line, wherein the first bank group and the second bank group are parallel on the second straight line, and the first straight line is parallel to the second straight line,

wherein the first region, in which the recording circuit and the reading circuit are located, and the second region, in which the first bank group and the second bank group are located, are located in parallel on the third straight line, while the third straight line is perpendicular to the first straight line,

wherein the first bank group and the second bank group differ in data read-write time, wherein the first bank group is the same as the second bank group in the data read-write logic.

8. A memory device containing two data processing circuits according to any one of paragraphs. 1-7, wherein the write circuits in the two data processing circuits are connected to the same write bus, and the read circuits in the two data processing circuits are connected to the same read bus.

9. The storage device according to claim 8, which is DRAM DDR double data rate random access memory,

moreover, the recording circuits and the reading circuits of the two data processing circuits are located in the central region, while the first group of banks and the second group of banks of one of the two data processing circuits are located on one side of the central region, and the first group of banks and the second group of banks of the other of the two processing circuits data are located on the other side of the central area.

10. An electronic device for reading and writing stored data, containing a storage device according to any one of paragraphs. 8, 9.