RU2025048C1

RU2025048C1 - Device for series code to parallel code conversion

Info

Publication number: RU2025048C1
Application number: RU92014904A
Authority: RU
Inventors: В.М. Домнин
Original assignee: Фирма "РАМП"
Priority date: 1992-12-28
Filing date: 1992-12-28
Publication date: 1994-12-15

Abstract

FIELD: computer engineering. SUBSTANCE: device for series code to parallel code conversion can be used for conversion of bipolar three-level series code to single-polar parallel code. Device includes matching transformer, two half-wave rectifiers, two NOT gates, two D flip-flops, five NOT-OR gates, timer, counter, modulo two counter, decoder, AND gate and shift register. Presence of two D flip-flops and timer enables probability of loss of information in communication channel to be reduced thanks to enhanced noise immunity of device. EFFECT: increased speed of information transmission due to reduced time of transmission of information bit. 2 dwg

Description

Изобретение относится к вычислительной технике и может быть использовано для преобразования биполярного трехуровневого последовательного кода в однополярный параллельный код. The invention relates to computer technology and can be used to convert a bipolar three-level serial code into a unipolar parallel code.

Известно устройство для преобразования последовательного кода в параллельный [1], содержащее два делителя напряжения, два усилителя-ограничителя, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, два элемента НЕ, регистр сдвига, два триггера и два элемента И. К недостаткам этого устройства следует отнести большое количество сопровождающих обмен интерфейсных сигналов, что затрудняет использование его при больших расстояниях между передатчиком и приемником информации. Кроме того, увеличение помехоустойчивости канала связи достигается посредством запроса повторения передаваемого слова, что снижает скорость передачи данных. A device for converting a serial code into parallel [1], containing two voltage dividers, two limiters, an element EXCLUSIVE OR, two elements NOT, shift register, two triggers and two elements I. The disadvantages of this device include a large number of accompanying exchange interface signals, which makes it difficult to use at large distances between the transmitter and the receiver of information. In addition, an increase in the noise immunity of the communication channel is achieved by requesting the repetition of the transmitted word, which reduces the data rate.

Наиболее близким по технической сущности и достигаемому результату к заявляемому техническому решению является преобразователь последовательного кода в параллельный [2], выбранный за прототип. Устройство-прототип содержит согласующий трансформатор, первый и второй однополупериодные выпрямители, сдвиговый регистр, счетчик, дешифратор, первый элемент И, счетчик по модулю два. Эти признаки совпадают с существенными признаками заявляемого технического решения. Устройство содержит также первый и второй элементы задержки, второй элемент И, третий элемент И, триггер, элемент ИЛИ, первый и второй таймеры. К недостаткам прототипа следует отнести наличие элементов задержки на время Т_о/4, где T_o - время битового интервала, что требует паузы в передачи информационных сигналов на время, >Т_о/4 для восстановления устройства. Кроме того, искажение формы (разрывы), как в первой четверти, так и во второй четверти информационного сигнала Т_о вследствие воздействия помех приводит к неправильному декодированию информации (многократной записи в сдвиговый регистр). Случайный импульс на входе устройства запускает второй таймер и время восстановления устройства составляет тогда целое слово n^.T_o, где n - число информационных бит в слове.The closest in technical essence and the achieved result to the claimed technical solution is a serial to parallel converter [2], selected for the prototype. The prototype device contains a matching transformer, the first and second half-wave rectifiers, a shift register, counter, decoder, the first element And, the counter modulo two. These signs coincide with the essential features of the proposed technical solution. The device also contains the first and second delay elements, the second AND element, the third AND element, the trigger, the OR element, the first and second timers. The disadvantages of the prototype include the presence of delay elements for the time T _o / 4, where T _o is the time of the bit interval, which requires a pause in the transmission of information signals for a time> T _o / 4 to restore the device. In addition, the distortion of the form (gaps), both in the first quarter and in the second quarter of the information signal T _about due to interference leads to incorrect decoding of information (multiple recording in the shift register). A random pulse at the input of the device starts the second timer and the recovery time of the device is then a whole word n ^. T _o , where n is the number of information bits in the word.

Целью изобретения является повышение скорости передачи информации за счет сокращения времени передачи информационного бита. The aim of the invention is to increase the transmission rate of information by reducing the transmission time of the information bit.

Кроме того, предложенное техническое решение позволяет снизить вероятность потери информации в канале связи за счет повышения помехозащищенности устройства. Это является дополнительной целью изобретения. In addition, the proposed technical solution allows to reduce the likelihood of information loss in the communication channel by increasing the noise immunity of the device. This is an additional object of the invention.

Поставленная цель достигается тем, что устройство преобразования последовательного кода в параллельный содержит согласующий трансформатор, первый и второй однополупериодные выпрямители, сдвиговый регистр, счетчик, счетчик по модулю два, дешифратор и элемент И, выход которого является выходом устройства. Вход согласующего трансформатора является входом устройства. Первый и второй выходы согласующего трансформатора соединены с входами соответственно первого и второго однополупериодных выпрямителей. Первые входы счетчика и счетчика по модулю два объединены соответственно с входами С и сдвигового регистра, группа выходов которого является группой выходов устройства. Группа выходов счетчика соединена с группой входов дешифратора, выход которого соединен с первым входом элемента И, второй вход которого соединен с выходом счетчика по модулю два. Эти признаки являются общими для прототипа и заявляемого технического решения. This goal is achieved in that the serial to parallel conversion device comprises a matching transformer, first and second half-wave rectifiers, a shift register, a counter, a modulo two counter, a decoder and an I element, the output of which is the output of the device. The input of the matching transformer is the input of the device. The first and second outputs of the matching transformer are connected to the inputs of the first and second half-wave rectifiers, respectively. The first inputs of the counter and the counter modulo two are combined respectively with the inputs of C and the shift register, the group of outputs of which is the group of outputs of the device. The group of outputs of the counter is connected to the group of inputs of the decoder, the output of which is connected to the first input of the And element, the second input of which is connected to the output of the counter modulo two. These features are common to the prototype and the claimed technical solution.

Устройство содержит также первый и второй элементы НЕ, первый, второй, третий, четвертый и пятый элементы ИЛИ-НЕ, таймер, первый и второй D-триггеры, R-входы которых объединены со вторыми входами счетчика и счетчика по модулю два и соединены с выходом таймера. Выход первого однополупериодного выпрямителя через первый элемент НЕ соединен с первым входом первого элемента ИЛИ-НЕ, первым входом таймера и первым входом второго элемента ИЛИ-НЕ, второй вход которого соединен с инверсным выходом первого D-триггера, прямой выход которого соединен со вторым входом первого элемента ИЛИ-НЕ, выход которого соединен с S-входом второго D-триггера, прямой выход которого соединен с первым входом третьего элемента ИЛИ-НЕ, выход которого соединен с S-входом первого D-триггера. Выход второго однополупериодного выпрямителя через второй элемент НЕ соединен со вторым входом третьего элемента ИЛИ-НЕ, вторым входом таймера и первым входом четвертого элемента ИЛИ-НЕ, второй вход которого объединен с D-входом сдвигового регистра и соединен с инверсным выходом второго D-триггера, С-вход которого объединен с С-входом первого D-триггера, первым входом счетчика и соединен с выходом пятого элемента ИЛИ-НЕ, первый и второй входы которого соединены с выходами соответственно второго и четвертого элементов ИЛИ-НЕ. Эти признаки присущи только заявляемому устройству. The device also contains the first and second elements NOT, the first, second, third, fourth and fifth elements OR NOT, a timer, the first and second D-flip-flops, the R-inputs of which are combined with the second inputs of the counter and counter modulo two and connected to the output a timer. The output of the first half-wave rectifier through the first element is NOT connected to the first input of the first OR-NOT element, the first timer input and the first input of the second OR-NOT element, the second input of which is connected to the inverse output of the first D-trigger, the direct output of which is connected to the second input of the first the OR-NOT element, the output of which is connected to the S-input of the second D-trigger, the direct output of which is connected to the first input of the third OR-NOT element, the output of which is connected to the S-input of the first D-trigger. The output of the second half-wave rectifier through the second element is NOT connected to the second input of the third OR-NOT element, the second timer input and the first input of the fourth OR-NOT element, the second input of which is combined with the D-input of the shift register and connected to the inverse output of the second D-trigger, The C-input of which is combined with the C-input of the first D-trigger, the first input of the counter and connected to the output of the fifth OR-NOT element, the first and second inputs of which are connected to the outputs of the second and fourth OR-NOT elements, respectively. These signs are inherent only to the claimed device.

Совокупность приведенных выше существенных признаков по сравнению с прототипом позволяет в два раза сократить паузу между информационными импульсами, т. о. на 25% сократить время битового интервала, что эквивалентно повышению скорости передачи данных на 25%. The combination of the above essential features in comparison with the prototype allows you to halve the pause between information pulses, i.e. by 25% to reduce the time of the bit interval, which is equivalent to increasing the data transfer rate by 25%.

Наличие двух D-триггеров, кроме того, делает устройство нечувствительным к искажениям (провалам до уровня 0 вольт) формы сигнала в первой трети битового интервала, обусловленным воздействием помех, так как такие искажения не приводят к изменению состояния D-триггеров. Наличие двухвходового таймера, анализирующего временной интервал, представленный уровнем 0 вольт на входе устройства, ко всему прочему, позволяет переводить устройство в исходное состояние, если указанный временной интервал превышает времени Т3 (где Т - время битового интервала), что исключает накопление информации в сдвиговом регистре по шумам и по сравнению с прототипом в n раз сокращает время восстановления устройства после воздействия импульсной помехи, где n-число бит в слове. Указанные особенности приводят к снижению вероятности потери информации в канале связи. The presence of two D-flip-flops, in addition, makes the device insensitive to distortions (dips to the level of 0 volts) of the waveform in the first third of the bit interval, due to interference, since such distortions do not lead to a change in the state of the D-flip-flops. The presence of a two-input timer analyzing the time interval represented by the 0 volt level at the input of the device, among other things, allows you to return the device to its original state if the specified time interval exceeds the time T3 (where T is the time of the bit interval), which eliminates the accumulation of information in the shift register in noise and in comparison with the prototype, it reduces n times the recovery time of the device after exposure to impulse noise, where n is the number of bits in the word. These features lead to a decrease in the probability of information loss in the communication channel.

На фиг. 1 представлена функциональная схема устройства; на фиг.2 - временные диаграммы работы устройства. In FIG. 1 shows a functional diagram of a device; figure 2 - timing diagrams of the operation of the device.

Устройство преобразования последовательного кода в параллельный содержит согласующий трансформатор 1, первый и второй однополупериодные выпрямители 2 и 3, первый и второй элементы НЕ, 4 и 5, первый элемент ИЛИ-НЕ 6, таймер 7, первый D-триггер 8, второй D-триггер 9, второй элемент ИЛИ-НЕ 10, третий элемент ИЛИ-НЕ 11, четвертый элемент ИЛИ-НЕ 12, пятый элемент ИЛИ-НЕ 13, сдвиговый регистр 14, дешифратор 15, счетчик 16, счетчик 17 по модулю два, элемент И 18, вход 19 устройства, группу 20 выходов устройства, выход 21 устройства. Первый выход согласующего трасформатора 1 через первый однополупериодный выпрямитель 2 и первый элемент НЕ 4 соединен с первым входом первого элемента ИЛИ-НЕ 6, первым входом таймера 7 и первым входом второго элемента ИЛИ-НЕ 19, второй вход которого соединен с инверсным выходом первого D-триггера 8, прямой выход которого соединен с вторым входом первого элемента ИЛИ-НЕ 6, выход которого соединен с S-входом второго D-триггера 9, прямой выход которого соединен с первым входом третьего элемента ИЛИ-НЕ 11, выход которого соединен с S-входом первого D-триггера 8. The serial to parallel conversion device contains a matching transformer 1, the first and second half-wave rectifiers 2 and 3, the first and second elements NOT, 4 and 5, the first element OR NOT 6, a timer 7, the first D-trigger 8, the second D-trigger 9, the second element OR NOT 10, the third element OR NOT 11, the fourth element OR NOT 12, the fifth element OR NOT 13, the shift register 14, decoder 15, counter 16, counter 17 modulo two, element And 18, device input 19, device output group 20, device output 21. The first output of the matching transformer 1 through the first half-wave rectifier 2 and the first element NOT 4 is connected to the first input of the first element OR NOT 6, the first input of the timer 7 and the first input of the second element OR NOT 19, the second input of which is connected to the inverse output of the first D- trigger 8, the direct output of which is connected to the second input of the first OR-NOT 6 element, the output of which is connected to the S-input of the second D-trigger 9, whose direct output is connected to the first input of the third OR-NOT 11 element, the output of which is connected to S- the input of the first D-three heger 8.

Второй выход согласующего трансформатора 1 через второй однополупериодный выпрямитель 3 и второй элемент НЕ соединен с вторым входом третьего элемента ИЛИ-НЕ 11, вторым входом таймера 7 и первым входом четвертого элемента ИЛИ-НЕ 12. Первый и второй входы пятого элемента ИЛИ-НЕ 13 соединены с выходами соответственно второго элемента ИЛИ-НЕ 10 и четвертого элемента ИЛИ-НЕ 12. Выход пятого элемента ИЛИ-НЕ 13 соединен с С-входами первого и второго триггеров 8 и 9, первым входом счетчика 16 и С-входом сдвигового регистра 14. Инверсный выход второго D-триггера 9 соединен со вторым входом четвертого элемента ИЛИ-НЕ 12, D-входом сдвигового регистра 14 и первым входом счетчика 17 по модулю два. Выход таймера 7 соединен с R-входами первого и второго D-триггеров 8 и 9, вторым входом счетчика 16 и вторым входом счетчика 17 по модулю два. Группа выходов счетчика 16 соединена с группой входов дешифратора 15, выход которого соединен с первым входом элемента И 18, второй вход которого соединен с выходом счетчика 17 по модулю два. Вход согласующего трансформатора 1 является входом 19 устройства. Группа выходов сдвигового регистра 14 является группой 20 выходов устройства, выход элемента И 18 является выходом 21 устройства. The second output of the matching transformer 1 through the second half-wave rectifier 3 and the second element is NOT connected to the second input of the third element OR NOT 11, the second input of the timer 7 and the first input of the fourth element OR NOT 12. The first and second inputs of the fifth element OR NOT 13 are connected with outputs, respectively, of the second element OR-NOT 10 and the fourth element OR-NOT 12. The output of the fifth element OR-NOT 13 is connected to the C-inputs of the first and second triggers 8 and 9, the first input of the counter 16 and the C-input of the shift register 14. Inverse output of the second D-trigger 9 and connected to the second input of the fourth OR-NO element 12, D-input of the shift register 14 and the first input of the counter 17 modulo two. The output of the timer 7 is connected to the R-inputs of the first and second D-flip-flops 8 and 9, the second input of the counter 16 and the second input of the counter 17 modulo two. The group of outputs of the counter 16 is connected to the group of inputs of the decoder 15, the output of which is connected to the first input of the element And 18, the second input of which is connected to the output of the counter 17 modulo two. The input of the matching transformer 1 is the input 19 of the device. The group of outputs of the shift register 14 is a group of 20 outputs of the device, the output of the element And 18 is the output 21 of the device.

Устройство преобразования последовательного кода в параллельный работает следующим образом. A device for converting serial to parallel code works as follows.

В исходном состоянии при включении питания и отсутствии сигналов на входах элементов НЕ 4 и 5 таймер 7 принудительно удерживает D-триггеры 8 и 9, а также счетчики 16 и 17 в состоянии установки в ноль. Информационное слово подается на вход 19 устройства последовательно бит за битом, начиная с первого разряда слова. При этом входные сигналы определяются тремя уровнями напряжения: +U, -U, 0. Информация в течение бит-интервала Т представляется двухполярными импульсами (фиг.2, а). Информационный бит "1" кодируется как последовательное состояние уровней +U, -U, 0. Информационный бит "0" кодируется как последовательное состояние уровней -U, +U, 0. Двухполярный импульс бита подается на вход согласующего трансформатора 1, который формирует на его первом выходе прямое значение напряжения входного бита, а на втором выходе - инверсное значение напряжений входного бита (фиг.2, б, в). Эти напряжения подаются на входы соответствующих однополупериодных выпрямителей 2 и 3, которые формируют на своих выходах однополярные импульсы длительностью Т/3, причем импульс на выходе первого однополупериодного выпрямителя 2 соответствует положительной части входного бита, а импульс на выходе однополупериодного выпрямителя 3 - отрицательной части бита (фиг.2, г, д). С выходов однополупериодных выпрямителей 2 и 3 импульсы поступают на входы соответствующих элементов НЕ 4 и 5, выходые сигналы которых приведены на фиг. 2, е, ж соответственно. Эти сигналы поступают на соответствующие входы таймера 7 и переводят его на время, большее Т/3, в состояние, при котором его выходной сигнал (фиг.2, з) разрешает прием входных информационных сигналов D-триггерам 8 и 9, счетчикам 16 и 17. In the initial state, when the power is turned on and there are no signals at the inputs of the elements NOT 4 and 5, the timer 7 forcibly holds the D-flip-flops 8 and 9, as well as the counters 16 and 17 in the zero state. The information word is fed to the input 19 of the device sequentially bit by bit, starting with the first bit of the word. In this case, the input signals are determined by three voltage levels: + U, -U, 0. Information during the bit interval T is represented by bipolar pulses (figure 2, a). The information bit "1" is encoded as a sequential state of the levels + U, -U, 0. The information bit "0" is encoded as a sequential state of the levels -U, + U, 0. The bipolar bit pulse is fed to the input of the matching transformer 1, which generates on it the first output direct voltage value of the input bit, and the second output is the inverse value of the voltage of the input bit (Fig.2, b, c). These voltages are applied to the inputs of the corresponding half-wave rectifiers 2 and 3, which generate unipolar pulses of duration T / 3 at their outputs, and the pulse at the output of the first half-wave rectifier 2 corresponds to the positive part of the input bit, and the pulse at the output of the half-wave rectifier 3 corresponds to the negative part of the bit ( figure 2, d, d). From the outputs of the half-wave rectifiers 2 and 3, the pulses are fed to the inputs of the corresponding elements NOT 4 and 5, the output signals of which are shown in FIG. 2, f, g, respectively. These signals are supplied to the corresponding inputs of the timer 7 and translate it for a time longer than T / 3, in a state in which its output signal (figure 2, h) allows the reception of input information signals to D-flip-flops 8 and 9, counters 16 and 17 .

Кроме того, сигнал с выхода первого элемента НЕ 4 поступает на первые входы первого и второго элементов ИЛИ-НЕ 6 и 10, а сигнал с выхода второго элемента НЕ 5 поступает на входы третьего и четвертого элементов ИЛИ-НЕ 11 и 12. На второй вход первого элемента ИЛИ-НЕ 6 поступает потенциал логического "0" с прямого выхода D-триггера 8 (фиг.2, и), а на другой вход третьего элемента ИЛИ-НЕ 11 поступает потенциал логического "0" с прямого выхода D-триггера 9 (фиг. 2, к). На выходах элементов ИЛИ-НЕ 6 и 11 происходит выделение сигналов, управляющих S-входами D-триггеров 9 и 8 (фиг.2, л, м) соответственно. При поступлении бита, соответствующего логической "1", первым формируется сигнал, поступающий на S-вход D-триггера 9, что приводит к его синхронному переключению в состояние логической "1". Это переключение запрещает прохождение импульса на S-вход D-триггера 8. Переключение D-триггера 9 разрешает прохождение импульса с первого входа четвертого элемента ИЛИ-НЕ 12 на его выход (фиг.2, н) и далее через соответствующий вход пятого элемента ИЛИ-НЕ 13 на его выход (фиг.2, п). Сигнал с выхода элемента ИЛИ-НЕ 13, воздействуя на синхронные входы D-триггеров 8 и 9 и сдвигового регистра 14, обеспечивают запись логической "1" в регистр 14 и сброс D-триггеров 8 и 9 в исходное нулевое состояние. In addition, the signal from the output of the first element NOT 4 goes to the first inputs of the first and second elements OR NOT 6 and 10, and the signal from the output of the second element NOT 5 goes to the inputs of the third and fourth elements OR NOT 11 and 12. To the second input the first element of OR-NOT 6 receives the potential of logical "0" from the direct output of the D-flip-flop 8 (Fig.2, and), and the potential of the logical "0" from the direct output of the D-flip-flop 9 arrives at the other input of the third element of the OR-NOT 11 (Fig. 2, k). The outputs of the elements OR NOT 6 and 11 is the selection of signals that control the S-inputs of the D-flip-flops 9 and 8 (figure 2, l, m), respectively. When a bit corresponding to logical "1" arrives, the signal is first generated that arrives at the S-input of D-flip-flop 9, which leads to its synchronous switching to the state of logical "1". This switch prevents the passage of the pulse to the S-input of the D-trigger 8. Switching the D-trigger 9 allows the passage of the pulse from the first input of the fourth element OR NOT 12 to its output (Fig.2, n) and then through the corresponding input of the fifth element OR- NOT 13 on its output (figure 2, p). The signal from the output of the OR-NOT 13 element, acting on the synchronous inputs of the D-flip-flops 8 and 9 and the shift register 14, provides a logical “1” in the register 14 and the D-flip-flops 8 and 9 are reset to the initial zero state.

При поступлении на вход устройства бита информации, соответствующего логическому "0", первым формируется сигнал, поступающий на S-вход D-триггера 8, что приводит к его переключению в состояние логической "1". Это переключение запрещает прохождение импульса на S-вход D-триггера 9 и разрешает прохождение импульса с первого входа второго элемента ИЛИ-НЕ 10 на его выход (фиг.2, о) и далее через соответствующий вход пятого элемента ИЛИ-НЕ 13 на его выход (фиг.2, п). Сигнал с выхода элемента ИЛИ-НЕ 13 обеспечивает запись логического "0" в сдвиговый регистр 14 и сброс D-триггеров 8 и 9 в исходное нулевое состояние. When a bit of information corresponding to the logical "0" is received at the device input, the signal is first generated that goes to the S-input of the D-trigger 8, which leads to its switching to the logical "1" state. This switching prohibits the passage of the pulse to the S-input of the D-flip-flop 9 and allows the passage of the pulse from the first input of the second OR-NOT 10 element to its output (Fig. 2, o) and then through the corresponding input of the fifth OR-NOT 13 element to its output (Fig.2, p). The signal from the output of the OR-NOT 13 element records the logical "0" in the shift register 14 and resets the D-flip-flops 8 and 9 to the initial zero state.

Таким образом происходит накопление и сдвиг кодовых импульсов в сдвиговом регистре 14. Thus, the accumulation and shift of the code pulses in the shift register 14.

Кроме того, импульсы с выхода пятого элемента ИЛИ-НЕ 13 подаются на счетный вход счетчика 16. Состояние счетчика 16 декодируется дешифратором 15. При достижении в счетчике 16 числа, разного числу бит входного слова, на выходе дешифратора 15 фоpмируется сигнал, соответствующий приему всех бит входного слова. Этот сигнал подается на соответствующий вход элемента И 18. In addition, the pulses from the output of the fifth element, OR NOT 13, are supplied to the counting input of the counter 16. The status of the counter 16 is decoded by the decoder 15. When the counter 16 reaches a number different from the number of bits of the input word, a signal corresponding to the reception of all bits is generated at the output of the decoder 15 input word. This signal is fed to the corresponding input of the element And 18.

Информационные импульсы с инверсного выхода D-триггера 9 подаются на счетный вход счетчика 17 по модулю два. При поступлении в течение информационного слова нечетного числа логических "1", конечное состояние счетчика 17 будет единичным, что соответствует правильному приему слова. При поступлении в течение информационного слова четного числа логических "1", конечное состояние счетчика 17 будет нулевым, что соответствует неправильному приему слова. Information pulses from the inverse output of the D-trigger 9 are fed to the counting input of the counter 17 modulo two. Upon receipt of an odd number of logical “1” during the information word, the final state of the counter 17 will be single, which corresponds to the correct reception of the word. Upon receipt of an even number of logical "1" during the information word, the final state of the counter 17 will be zero, which corresponds to incorrect reception of the word.

При наличии сигналов исправности с выходов счетчика 17 и дешифратора 15, поступающих на соответствующие входы элемента И 18, на его выходе формируется сигнал исправности, который подается на выход 21 устройства и свидетельствует о правильности преобразования кода. Пользователь считывает параллельный код с выходов 20 сдвигового регистра 14 при наличии сигнала на выходе элемента И 18. In the presence of serviceability signals from the outputs of the counter 17 and the decoder 15, arriving at the corresponding inputs of the element And 18, a serviceability signal is generated at its output, which is fed to the output 21 of the device and indicates the correctness of the code conversion. The user reads the parallel code from the outputs 20 of the shift register 14 in the presence of a signal at the output of the element And 18.

По окончании преобразования входного слова отсутствие информации на входе 19 устройства в течение времени ≥ Т/3 переводит таймер 7 в состояние, при котором он устанавливает в ноль D-триггеры 8, 9, счетчики 16 и 17. Устройство готово к преобразованию следующего слова. Upon completion of the conversion of the input word, the lack of information at the input of the device 19 for a time ≥ T / 3 sets the timer 7 to the state in which it sets the D-flip-flops 8, 9, counters 16 and 17 to zero. The device is ready to convert the next word.

При наличии ошибок, сбоев, потери бит и т.п. счетчики 16 и 17 не формируют сигналы правильности преобразования, элемент И 18 остается закрытым и сигнал исправности на выходе 21 устройства отсутствует. In the presence of errors, failures, loss of bits, etc. the counters 16 and 17 do not generate the correct conversion signals, the AND element 18 remains closed and there is no working signal at the output of the device 21.

Claims

DEVICE FOR CONVERTING SERIAL CODE TO PARALLEL, containing a matching transformer whose input is an input bus, and the first and second outputs are connected to the inputs of the first and second half-wave rectifiers, respectively, the counter and counter are modulo two, the counting inputs of which are combined respectively with C- and D- the inputs of the shift register, the inverse outputs of which are the first output bus of the device, the second output bus of which is the output of the And element, the first and second inputs of which are connected to responsibly with the output of the counter modulo two and the output of the decoder, the inputs of which are connected to the corresponding outputs of the counter, the input of which is set to “0” which is combined with the counter input of the same name modulo two and connected to the output of the timer, characterized in that two NOT elements are inserted into it , five OR elements - NOT, two D-flip-flops, whose R-inputs are connected to the timer output, the output of the first half-wave rectifier through the first element is NOT connected to the first input of the first OR element - NOT, the first timer input and the first WTO input of the OR element is NOT, the second input of which is combined with the D-input of the shift register and connected to the inverse output of the first D-trigger, the direct output of which is connected to the second input of the first element OR - NOT, the output of which is connected to the S-input of the second D-trigger whose direct output is connected to the first input of the third OR-NOT element, the output of which is connected to the S-input of the first D-trigger, the output of the second half-wave rectifier through the second element is NOT connected to the second input of the third OR-NOT, the second timer input and the first input the house of the fourth OR element is NOT, the second input of which is connected to the inverse output of the second D-trigger, the C-input of which is combined with the C-input of the first D-trigger, the counter input of the counter and connected to the output of the fifth element OR - NOT, the first and second inputs which are connected to the outputs of the second and fourth elements, respectively, OR NOT.