NL8800007A - RECESSED MEMORY CELL STORAGE. - Google Patents
RECESSED MEMORY CELL STORAGE. Download PDFInfo
- Publication number
- NL8800007A NL8800007A NL8800007A NL8800007A NL8800007A NL 8800007 A NL8800007 A NL 8800007A NL 8800007 A NL8800007 A NL 8800007A NL 8800007 A NL8800007 A NL 8800007A NL 8800007 A NL8800007 A NL 8800007A
- Authority
- NL
- Netherlands
- Prior art keywords
- substrate
- grooved portion
- dopant
- groove
- charge
- Prior art date
Links
- 238000003860 storage Methods 0.000 title claims description 45
- 239000000758 substrate Substances 0.000 claims description 65
- 239000003990 capacitor Substances 0.000 claims description 48
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 20
- 210000004027 cell Anatomy 0.000 claims description 17
- 239000004065 semiconductor Substances 0.000 claims description 15
- 238000012546 transfer Methods 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 11
- 239000002019 doping agent Substances 0.000 claims description 10
- 210000000352 storage cell Anatomy 0.000 claims description 10
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 8
- 229910052796 boron Inorganic materials 0.000 claims description 8
- 230000004044 response Effects 0.000 claims description 7
- 230000000694 effects Effects 0.000 claims description 3
- 238000009413 insulation Methods 0.000 claims description 3
- 238000011109 contamination Methods 0.000 claims 2
- 238000001802 infusion Methods 0.000 claims 2
- 230000000873 masking effect Effects 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 21
- 229910052710 silicon Inorganic materials 0.000 description 14
- 239000010703 silicon Substances 0.000 description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 238000000034 method Methods 0.000 description 12
- 230000008569 process Effects 0.000 description 11
- 239000011162 core material Substances 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 8
- 230000008901 benefit Effects 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 239000004020 conductor Substances 0.000 description 5
- 238000010276 construction Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000012856 packing Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000013500 data storage Methods 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000005553 drilling Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000000203 mixture Chemical group 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/62—Capacitors having potential barriers
- H10D1/66—Conductor-insulator-semiconductor capacitors, e.g. MOS capacitors
- H10D1/665—Trench conductor-insulator-semiconductor capacitors, e.g. trench MOS capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
.... >*, * VO 9468....> *, * VO 9468
Titel: Verzonken opslagplaat geheugencel.Title: Recessed storage plate memory cell.
De uitvinding heeft betrekking op geheugeninrichtingen van halfgèleidermateriaal, en meer in het bijzonder op groep-opslagconden-satoren van dynamische willekeurig toegankelijke geheugens (dynamic random access memory, DRAM) met hoge dichtheid.This invention relates to semiconductor material storage devices, and more particularly to group storage capacitors of high density dynamic random access memory (DRAM).
5 In de data-verwerkende techniek bestaat voortdurend een behoefte aan het verbeteren van het ontwerp en de prestaties van geheugeninrichtingen door het verhogen van de data-opslagcapaciteit en snelheid ervan. DRAM’s hebben een voortgaande behoefte vervuld met dien verstande dat, met elke nieuwe generatie van DRAM’s grotere 10 hoeveelheden data zijn opgeslagen in een geheugenchip van min of meer constante grootte. Op het moment zijn ëén-megabit DRAM's commercieel verkrijgbaar, en het onderzoek is nu gericht op vier-megabit DRAM’s en hoger. Een typische één- of vier-megabit DRAM beslaat ongeveer 2 2 50-80 mm waarbij een individuele cel ongeveer 10-50 yttm groot is.In the data processing art, there is a constant need to improve the design and performance of memory devices by increasing their data storage capacity and speed. DRAMs have met an ongoing need with the understanding that, with each new generation of DRAMs, larger amounts of data are stored in a more or less constant size memory chip. Currently, one-megabit DRAMs are commercially available, and research is now focused on four-megabit DRAMs and above. A typical one- or four-megabit DRAM is approximately 2 50-80 mm with an individual cell approximately 10-50 yttm in size.
15 In een poging de data-opslagcapaciteit te verhogen, b.v. de pakkingsdichtheid, zijn de inspanningen gericht op het verkleinen van de ruimten die de individuele opslagcellen beslaan, aangezien deze het grootste deel van de beschikbare ruimte op de chip verbruiken. Beperkingen wat betreft de grootte van de data-opslagcel 20 omvatten de door een aftastversterker, die dient om de lading af te tasten, benodigde minimaal toelaatbare ladingsniveaus, gevoeligheid voor thermische- en stralingsruis, en lekkage. Het bereiken van vier-megabit DRAM’s is bijvoorbeeld mogelijk gemaakt door in de opslag-groepen opslag-condensatoren van het groef-type te gebruiken, waarbij 25 in het substraat groeven zijn gevormd om de effectieve oppervlakte te verhogen van de binnen een betrekkelijk klein oppervlaktegebied van het substraat opgesloten opslagcondensator. In het verleden werden de groep-opslagcondensatoren volledig aan het oppervlak van het substraat gevormd.In an attempt to increase the data storage capacity, e.g. the packing density, efforts are focused on narrowing the spaces occupied by the individual storage cells, as they consume most of the available space on the chip. Limitations on the size of the data storage cell 20 include the minimum allowable charge levels required by a sense amplifier serving to sense the charge, sensitivity to thermal and radiation noise, and leakage. Achieving four-megabit DRAMs has been made possible, for example, by using groove-type storage capacitors in the storage groups, with grooves formed in the substrate to increase the effective area of the within a relatively small area range of storage capacitor trapped in the substrate. In the past, the group storage capacitors were completely formed on the surface of the substrate.
30 Als een voorbeeld toont een artikel, getiteld: "A Substrate-30 As an example, an article entitled, "A Substrate-
Plate Trench-Capacitor (SPR) Memory Cell For Dynamic RAMS" door Lu et al., IEEE Journal of Solid State Circuits, Vol. SC, No.5,Plate Trench-Capacitor (SPR) Memory Cell For Dynamic RAMS "by Lu et al., IEEE Journal of Solid State Circuits, Vol. SC, No. 5,
Oct. 1986, een op een substraat gevormde geheugencel met een groef-condensator, met een daarop gegroeide epitaxiale laag. Een poly-35 kristallijne siliciumkern, die dient als één plaat van een condensator, b f ’ ? i -2- strekt zich van het oppervlak van het substraat door de epitaxiale laag uit, in het p+ gebied van het substraat. De polykristallijne siliciumkern slaat lading op in respons op een daarop door een met de kern verbonden overdrachtstransistor aangelegde spanning. Ladings-5 opslag wordt tot stand gebracht door interactie tussen de polykristallijne siliciumkern en het p+ gebied van het substraat in het onderste gedeelte van de groef. Een condensator-dielektricum dat de polykristallijne siliciumkern en het p+ substraat van elkaar scheidt, omvat typisch op de bekende manier siliciumdioxyde of de combinatie 10 van siliciumdioxyde en siliciumnitride. Een dergelijke constructie heeft verschillende voordelen boven volledig op het oppervlak van het substraat gevormde condensatoren van het vlakke type, namelijk het levert een verhoging op van het effectieve capacitieve oppervlak voor ladingsopslag, terwijl het aan het oppervlak van het 15 siliciumsubstraat in een betrekkelijk klein oppervlaktegebied is opgesloten. Een volgens de Lu-publikatie vervaardigde inrichting kan echter potentiële nadelen hebben, zoals een neiging van de ladingsdragers om tussen groeven en tussen andere componenten aan het oppervlak van het substraat over te springen. Deze neiging om over 20 te springen stelt beperkingen aan de mate waarin groeven zich nabij andere groeven en componenten mogen bevinden, hetgeen weer de pakkingsdichtheid van de opslagcellen beperkt. Veel bekende DRAM’s vereisen ook epitaxiale lagen, hetgeen extra verwerkingstijd en kosten bij de vervaardiging betekent. Het is in de techniek ook bekend een 25 enkele groefvormige opslag-plaatcondensator zonder een epitaxiale laag te vormen. Dit is bereikt door in het lichaam van het p-type siliciumsubstraat om de groef een n+ gebied aan te brengen. Het n+ gebied dient als ontlastend gebied dat lading opslaat in respons op een, op een geïsoleerd daarvan binnen de groef aangebrachte 30 polykristallijne siliciumplaat aangelegde, spanning. Omdat de ladingsopslag bij deze constructie buiten de groef in het ontlastende gebied plaatsvindt, heeft de inrichting de neiging om erg lek te zijn en om ongeschikt te zijn voor een hoge pakkingsdichtheid van componenten op het halfgeleidersubstraat.Oct. 1986, a memory cell with a groove capacitor formed on a substrate, with an epitaxial layer grown thereon. A poly-35 crystalline silicon core, which serves as one plate of a capacitor, b f "? i -2- extends from the surface of the substrate through the epitaxial layer into the p + region of the substrate. The polycrystalline silicon core stores charge in response to a voltage applied thereto by a transfer transistor connected to the core. Charge-5 storage is accomplished by interaction between the polycrystalline silicon core and the p + region of the substrate in the bottom portion of the groove. A capacitor dielectric separating the polycrystalline silicon core and the p + substrate typically comprises, in the known manner, silicon dioxide or the combination of silicon dioxide and silicon nitride. Such a construction has several advantages over flat type capacitors formed entirely on the surface of the substrate, namely it provides an increase in the effective capacitive surface for charge storage, while it is on the surface of the silicon substrate in a relatively small surface area. locked up. However, a device manufactured according to the Lu publication may have potential drawbacks, such as a tendency of the charge carriers to jump between grooves and between other components on the surface of the substrate. This tendency to jump over 20 limits the extent to which grooves are allowed to be adjacent to other grooves and components, which in turn limits the packing density of the storage cells. Many known DRAMs also require epitaxial layers, which means additional processing time and manufacturing costs. It is also known in the art to form a single groove-shaped storage plate capacitor without forming an epitaxial layer. This is accomplished by applying an n + region to the groove in the p-type silicon substrate body. The n + region serves as a load-relieving region in response to a voltage applied to a polycrystalline silicon plate insulated therefrom within the groove. Because the charge storage in this construction takes place outside the groove in the relief region, the device tends to be very leaky and to be unsuitable for high packing density of components on the semiconductor substrate.
35 Het is dienovereenkomstig een doel van de onderhavige 8¾ Π C -n· A Ί Ó V V vAccordingly, it is an object of the present 8¾ ¾ C -n · A Ί Ó V V v
VV
•V• V
-3- uitvinding de moeilijkheden en nadelen van de bekende techniek te overwinnen om een hoge pakkingsdichtheid van componenten op een half-geleidersubstraat mogelijk te maken.The invention overcomes the difficulties and drawbacks of the prior art to allow a high packing density of components on a semiconductor substrate.
Het is een ander doel van de onderhavige uitvinding om een 5 ontwerp voor een êén-transistor-opslagcel beschikbaar te stellen, welke geschikt is voor fabrikatie met aanvaardbare bedrijfsresultaten, welke cel een verzonken opslagplaat heeft die geen epitaxiale laag vereist.It is another object of the present invention to provide a single transistor storage cell design suitable for fabrication with acceptable operating results, which cell has a recessed storage plate that does not require an epitaxial layer.
Nog een ander doel van de onderhavige uitvinding is het beschik-10 baar stellen van een verzonken opslagplaat éën-transistor geheugencel die in hoge mate ongevoelig is voor ruis.Yet another object of the present invention is to provide a recessed storage plate one-transistor memory cell that is highly insensitive to noise.
Het is ook een doel van de onderhavige uitvinding om een inrichtingsontwerp en structuur beschikbaar te stellen, welke een grotere produfctie-opbrengst mogelijk maken.It is also an object of the present invention to provide a device design and structure that allow greater production yield.
15 Volgens de onderhavige uitvinding omvat een éën-transistor geheugencel een halfgeleidersubstraat om daarop componenten van een geïntegreerde schakeling te dragen; een in het substraat gevormde groef om een condensatorgebied te vormen dat zich in het lichaam van het substraat uitstrekt; 20 een in het substraat gevormde groef om een condensator gebied te vormen dat zich in het lichaam van het substraat uitstrekt; een om de groef in het substraat aangebracht inspringend gedoteerd gebied dat daardoor een in het lichaam van het substraat verzonken geleidend ladings-opslaggebied rond de groef vormt; 25 een in de groef aangebracht geleidend materiaal dat dient als de condensator-opslagplaat voor het tot stand brengen van ladingsopslag in respons op een daarop aangelegde spanningspotentiaal; en een tussen het geleidende materiaal en het ladingsopslagge-bied aangebracht diëlektrisch materiaal.According to the present invention, a one-transistor memory cell comprises a semiconductor substrate for carrying components of an integrated circuit thereon; a groove formed in the substrate to form a capacitor region extending into the body of the substrate; 20 a groove formed in the substrate to form a capacitor region extending into the body of the substrate; an indented doped region disposed about the groove in the substrate thereby forming a conductive charge storage region around the groove recessed into the body of the substrate; A conductive material disposed in the groove serving as the capacitor storage plate for effecting charge storage in response to an applied voltage potential; and a dielectric material disposed between the conductive material and the charge storage area.
30 In een voorkeursuitvoering werkt de verzonken opslagcel samen met een overdrachttransistor in een éën-transistor geheugencel van een DRAM. Het omvat: een substraat; een groef in het substraat om een condensatorgebied te 35 vormen dat zich hoofdzakelijk loodrecht op het oppervlak van het substraat uitstrekt; een binnen de in het lichaam van het siliciumsubstraat aangebrachte groef inspringend gedoteerd gebied om een verzonken ladings- . 6 6 o : e ?In a preferred embodiment, the submerged storage cell cooperates with a transfer transistor in a one-transistor memory cell of a DRAM. It includes: a substrate; a groove in the substrate to form a capacitor region extending substantially perpendicular to the surface of the substrate; a doped region recessed within the groove formed in the body of the silicon substrate about a recessed charge. 6 6 o: e?
VV
-4- opslaggebied te definiëren; een geleidende polykristallijne siliciumkern die de groef vult om een plaat van de condensator te vormen en om in respons op een daarop aangelegde spanning lading op te slaan; 5 een tussen het geleidende en het ladings-opslaggebied aange bracht diëlektrisch materiaal dat dient als condensator-isolatie; en een geleidende verbinding zoals gedoteerd polykristallijn silicium om de geleidende kern en het source-gebied van de over-drachttransistor met elkaar te verbinden om de overdracht van lading 10 van en naar de opslagcel mogelijk te maken.-4- define storage area; a conductive polycrystalline silicon core that fills the groove to form a plate of the capacitor and to charge in response to a voltage applied thereto; 5 a dielectric material disposed between the conductive and the charge storage area serving as capacitor insulation; and a conductive compound such as doped polycrystalline silicon to connect the conductive core and the source region of the transfer transistor to allow the transfer of charge 10 to and from the storage cell.
Het inspringende ladings-opslaggebied is in opeenvolgende stappen gevormd, waarin eerst een ondiepe groef is gevormd waarin een oxydelaag is gevormd, en daarna een diepe groef is gevormd in de bodem van de ondiepe groef waar de oxydelaag is verwijderd. Vervolgens 15 worden doteringen in de groef gebracht om de diepere groef te doteren terwijl het achterblijvende oxydemasker op de zijwanden van de ondiepe groef dotering van de wanden van de ondiepe groef voorkomen, aldus het inspringend ladings-opslaggebied vormend.The recessed charge storage area is formed in successive steps, first forming a shallow groove in which an oxide layer is formed, and then forming a deep groove in the bottom of the shallow groove where the oxide layer is removed. Subsequently, dopants are introduced into the groove to dop the deeper groove while the residual oxide mask on the side walls of the shallow groove prevents doping of the walls of the shallow groove, thus forming the indented charge storage area.
Andere voordelen, hulpmiddelen en doelen zullen in het na-20 volgende worden beschreven onder verwijzing naar de begeleidende tekeningen. De uitvinding wordt echter in het bijzonder beschreven door de bij gevoegde conclusies.Other advantages, tools and purposes will be described below with reference to the accompanying drawings. However, the invention is described in particular by the appended claims.
Fig. 1 toont een aanzicht in doorsnede van een verzonken opslagcel van een voorkeursuitvoeringsvorm van de onderhavige uit-25 vinding; fig. 2 toont een aanzicht in doorsnede van een verzonken opslag-condensator van een voorkeursuitvoeringsvorm van de onderhavige uitvinding, opgenomen in een ëën-transistor geheugencel; en figuren 3a t/m 3h tonen opeenvolgende stappen van de ver-30 vaardiging van een verzonken opslag-plaatcondensator in een ëën-transistor geheugencel van een voorkeursuitvoeringsvorm.Fig. 1 shows a sectional view of a recessed storage cell of a preferred embodiment of the present invention; FIG. 2 is a sectional view of a recessed storage capacitor of a preferred embodiment of the present invention contained in a one-transistor memory cell; and Figures 3a to 3h show successive steps of manufacturing a recessed storage plate capacitor in a one-transistor memory cell of a preferred embodiment.
De inrichting kan worden vervaardigd op een p- of n-type halfgeleidersubstraat. De volgende beschrijving van de illustratieve uitvoering is gericht op een n-type substraat, maar de principes en 35 de hierin behandelde stof zijn even goed toepasbaar op p-type substraten.The device can be manufactured on a p or n type semiconductor substrate. The following description of the illustrative embodiment is directed to an n-type substrate, but the principles and the substance treated herein are equally applicable to p-type substrates.
, 810e 7 -5-, 810e 7 -5-
De condensator is gevormd in een hoofdzakelijk kegelvormige groef 11 waarvan een inwendig oppervlak zich loodrecht op het vlak van het oppervlak 12 van het halfgeleidersubstraat uitstrekt. Rond de buitenkant van de groef 11 is een zwaar gedoteerd p+ gebied 13 5 van boor aangebracht, dat bij voorkeur is gevormd door een gas-diffusieproces. Het gebied 13 kan als alternatief een zwaar met fosfor gedoteerd n+ gebied omvatten. In elk geval vormt het gebied 13 een plaat van de condensator. Een in de groef 11 aangebrachte vaste kern van polykristallijn silicium 14 vormt de andere geleidende plaat 10 van de condensator. De kern 14 is gescheiden van het condensatorge-bied 13 in het siliciumlichaam door een dunne diëlektrische laag 15 van siliciumdioxyde, of een compositiestructuur van siliciumnitride en siliciumdioxyde zoals in de techniek bekend is. Bij voorkeur / heeft de diëlektrische laag 15 een dikte van ongeveer 100-200 15 Omdat het in veel gevallen gewenst is bepaalde componenten in een licht gedoteerde bron in het halfgeleidende lichaam te plaatsen, is een p-type bron 16 in het oppervlak van het lichaam 10 van het siliciumsubstraat aangebracht. Gewoonlijk kunnen zich een aantal andere componenten, zoals een toegangstransistor of een perifere 20 besturingsschakeling, in de p-bron 16 bevinden om voordeel te doen met de bijzondere eigenschappen die dit heeft. De verzonken condensator is echter samengesteld door het onder het siliciumoppervlak 12 gelegen gebied van de groef. Ladingsopslag vindt plaats in het kernmateriaal 14 in een dieper gedeelte van de groef 19 ten gevolge van de 25 betrekkelijk hoge concentratie van het p+ type materiaal van boor dat de groef in het p+ gebied 13 op deze diepere plaats omgeeft.The capacitor is formed in a substantially conical groove 11, an internal surface of which extends perpendicular to the plane of the surface 12 of the semiconductor substrate. Around the outside of the groove 11 is a heavily doped p + boron region 13 5, which is preferably formed by a gas diffusion process. The region 13 may alternatively comprise a heavily phosphorus-doped n + region. In any case, the region 13 forms a plate of the capacitor. A solid core of polycrystalline silicon 14 arranged in the groove 11 forms the other conductive plate 10 of the capacitor. The core 14 is separated from the capacitor region 13 in the silicon body by a thin dielectric layer 15 of silicon dioxide, or a composition structure of silicon nitride and silicon dioxide as known in the art. Preferably / the dielectric layer 15 has a thickness of about 100-200. Because in many cases it is desirable to place certain components in a lightly doped source in the semiconductor body, a p-type source 16 is in the surface of the body 10 of the silicon substrate. Usually, a number of other components, such as an access transistor or a peripheral control circuit, may be located in the p source 16 to take advantage of the particular properties it has. However, the recessed capacitor is composed by the area of the groove located below the silicon surface 12. Charge storage takes place in the core material 14 in a deeper portion of the groove 19 due to the relatively high concentration of the p + type material of boron surrounding the groove in the p + region 13 at this deeper location.
De groef 19 is gevormd in opeenvolgende bewerkingen.The groove 19 is formed in successive operations.
In een eerste bewerking is een ondiepe groef gevormd in p-bron 16 van het substraat door een reactief ionen-etsproces. De ondiepe groef 30 strekt zich ongeveer 1,5 jim in het substraat uit. Nadat het ondiepe gedeelte van de groef is gevormd, wordt een oxydelaag op de binnenkant van de zijwanden en de bodem aangebracht. Vervolgens wordt een anisotroop etsproces gebruikt om het bodemgedeelte van het ondiepe gedeelte van de groef weg te etsen, waarbij de oxydelaag op de wanden 35 daarvan intact wordt gelaten als een masker voor het blokkeren van , 8 ? ü ' ' λ 7 i V * S W. V * ·- -6- een daaropvolgend proces van diffusie van onzuiverheden. In een tweede stap wordt een diepere groef van ongeveer 3,5 jxva. in de bodem van de ondiepe groef geëtst. Een zwaar gedoteerd boor-diffusieproces brengt verontreinigingen in de wanden van de diepere groef om een concentratie-5 niveau te bereiken dat bij voorkeur boven 10 atomen/cm ligt bij een junctiediepte van ongeveer 1,0 jm. Het boor-gedoteerde gebied 13 dat het condensator-opslaggebied vormt, is zodoende voldoende verzonken onder het oppervlak 12 van het siliciumsubstraat omdat de oxydelaag in het ondiepe gedeelte van de groef als masker diende gedurende het 10 boor-diffusieproces. Bij voorkeur wordt een gas-diffusieproces gebruikt om de boordiffusie tot stand te brengen.In a first operation, a shallow groove is formed in p-source 16 of the substrate by a reactive ion etching process. The shallow groove 30 extends about 1.5 µm into the substrate. After the shallow part of the groove is formed, an oxide layer is applied to the inside of the side walls and the bottom. Then, an anisotropic etching process is used to etch away the bottom portion of the shallow portion of the groove, leaving the oxide layer on its walls 35 intact as a mask for blocking. ü '' λ 7 i V * S W. V * - - -6- a subsequent process of diffusion of impurities. In a second step, a deeper groove of about 3.5 jxva is made. etched into the bottom of the shallow groove. A heavily doped drill diffusion process introduces impurities into the walls of the deeper groove to achieve a concentration-5 level that is preferably above 10 atoms / cm at a junction depth of about 1.0 µm. Thus, the boron doped region 13 constituting the capacitor storage region is sufficiently recessed under the surface 12 of the silicon substrate because the oxide layer in the shallow portion of the groove served as a mask during the boron diffusion process. Preferably, a gas diffusion process is used to effect the drilling diffusion.
Dankzij deze constructie vindt ladings-opsiag plaats in de geleidende kern 14, welke bij voorkeur n+ gedoteerd polykristallijn silicium omvat, in plaats van in een inversielaag van het silicium-15 lichaam, waarbij ladingslekkage en het overspringen tussen groeven en andere componenten op het substraat aanzienlijk wordt verminderd, en de ongevoeligheid voor ruis die veroorzaakt wordt door degradatie door -deeltjes en thermische excitatie van elektronen, wordt verbeterd.Thanks to this construction, charge storage takes place in the conductive core 14, which preferably comprises n + doped polycrystalline silicon, rather than in an inversion layer of the silicon-15 body, whereby charge leakage and the jump between grooves and other components on the substrate are considerable is reduced, and the insensitivity to noise caused by particle degradation and thermal excitation of electrons is improved.
20 Het doet er verder niet toe of de p-bron 16 in het lichaam van het substraat zetelt omdat de zware dosis van onzuiverheden, bijvoorbeeld boor of fosfor, die aangebracht is om het lagere gedeelte van de groef, het ladings-opslaggebied definieert.Furthermore, it does not matter whether the p-source 16 resides in the body of the substrate because the heavy dose of impurities, for example boron or phosphorus, applied around the lower part of the groove defines the charge storage area.
Fig. 2 toont een andere uitvoeringsvorm van de onder-25 havige uitvinding, waarin een verzonken opslag-plaatcondensator in combinatie met een overdrachtstransistor in een één-transistor DRAM-cel wordt gebruikt. In dit voorbeeld strekt de geheugencel zich door p-bron 16 in het siliciumlichaam 10 uit, zodat het lagere gebied 19b van de opslagcondensator het volledige voordeel heeft van de eigen-30 schappen van het n-type substraat terwijl de overdracht-transistor (en/of andere perifere schakeling) het volledige voordeel heeft van de eigenschappen van de p-bron 16.Fig. 2 shows another embodiment of the present invention in which a recessed storage plate capacitor is used in combination with a transfer transistor in a one-transistor DRAM cell. In this example, the memory cell extends through p-source 16 into the silicon body 10, so that the lower region 19b of the storage capacitor has the full advantage of the properties of the n-type substrate while the transfer transistor (and / or other peripheral circuit) has the full advantage of the properties of the p source 16.
In fig. 2 is de opslagcondensator van de één-transistor geheugencel vervaardigd lijkend op die welke in verband met fig.1 is beschreven. 35 Het omvat het geleidende materiaal 14 dat bij voorkeur is samengesteld uit n+ gedoteerd polykristallijn silicium, een groef gevormd door een ondiep en breder gedeelte 19a en een smal en dieper gedeelte 19b welke 8d ft · *-. Ί V? tf - . t -7- zich door de p-bron 16 uitstrekt in het lichaam van het substraat 10.In Fig. 2, the storage capacitor of the one-transistor memory cell is made similar to that described in connection with Fig. 1. It comprises the conductive material 14 which is preferably composed of n + doped polycrystalline silicon, a groove formed by a shallow and wider portion 19a and a narrow and deeper portion 19b which is 8d ft *. Ί Q? tf -. t -7- extends through the p-source 16 into the body of the substrate 10.
Een dun condensator-diëlektricum 15 scheidt de geleidende polykristal-lijne siliciumkern 14 van de zwaar gedoteerde p+ gebied 13. De éën-transistor geheugencel omvat ook een overdracht transistor welke omvat 5 een gate 20, en source- en draingebieden 21 en 22 gescheiden door een kanaalgebied 23 direct onder de gate 20. Een gate-isolator 24 scheidt de transistorgate 20 en het kanaalgebied 23 om de ladingsstroom tussen de source en de draingebieden 21 en 22 in respons op een aan de gate 20 aangelegd bestuursignaal te besturen. Om de ladingsoverdracht moge-10 lijk te maken tussen de opslagcondensator en de circuits die de lading gebruiken, verbindt een stukje geleidend polykristallijn silicium 26 de kern 14 en het sourcegebied 22 van de transistor. Een laag 28 van isolerend materiaal bedekt en beschermt de verschillende onderliggende lagen op het halfgeleidersubstraat. Zoals in de techniek bekend 15 dragen verschillende geleiders, zoals geleiders 30, signalen tussen de respectieve componenten op het halfgeleidersubstraat. Een elektrisch contact koppelt ook de transistor-besturingsgate 20, maar is voor de duidelijkheid niet weergegeven. Fig. 2 toont op een geschikte manier een twee-dimensionale plak in een driedimensionale structuur, om de 20 verzonken condensator te illustreren. Verschillende kanaalstoppen scheiden op bekende wijze de respectieve onderdelen op het oppervlak van het substraat. Voordeligerwijze werkt het zwaar met boor gedoteerde p+ gebied samen met het p+ kanaal rond de wanden van de groef om de lekstroom van de condensator-opslagplaat aanzienlijk te verminderen.A thin capacitor dielectric 15 separates the conductive polycrystalline silicon core 14 from the heavily doped p + region 13. The one-transistor memory cell also includes a transfer transistor comprising a gate 20, and source and drain regions 21 and 22 separated by a channel region 23 directly below gate 20. A gate insulator 24 separates transistor gate 20 and channel region 23 to control the charge current between the source and drain regions 21 and 22 in response to a control signal applied to gate 20. To enable charge transfer between the storage capacitor and the circuits using the charge, a piece of conductive polycrystalline silicon 26 connects the core 14 and the source region 22 of the transistor. An insulating material layer 28 covers and protects the various underlying layers on the semiconductor substrate. As known in the art, different conductors, such as conductors 30, carry signals between the respective components on the semiconductor substrate. An electrical contact also couples transistor control gate 20, but is not shown for clarity. Fig. 2 suitably shows a two-dimensional slice in a three-dimensional structure to illustrate the recessed capacitor. Different channel plugs separate the respective parts on the surface of the substrate in a known manner. Advantageously, the heavily boron-doped p + region interacts with the p + channel around the walls of the groove to significantly reduce the leakage current from the capacitor storage plate.
25 Verder wordt, vanwege het oxydemasker in het ondiepe gedeelte van de groef, het n+ source- en drain-gebied van de transistor niet aangetast, terwijl de geleidbaarheid van de p-bron verschillende orden van grootte toeneemt.Furthermore, because of the oxide mask in the shallow portion of the groove, the n + source and drain region of the transistor is not affected, while the conductivity of the p source increases by several orders of magnitude.
Door de boven beschreven constructie is het duidelijk dat epi-30 taxiale lagen geheel geëlimineerd zijn waardoor een aanzienlijke kostenvermindering, grotere opbrengst, en verminderde fabricagetijd mogelijk wordt bij het fabriceren van MOS-halfgeleiderinrichtingen waar gebruik wordt gemaakt van opslagcondensatoren van het groef-type.By the construction described above, it is clear that epi-30 taxial layers have been completely eliminated, allowing for a significant cost reduction, greater yield, and reduced manufacturing time when fabricating MOS semiconductor devices using groove-type storage capacitors.
De figuren 3a t/m 3h tonen verschillende toestanden gedurende 35 het verwerken van een siliciumwafel om een uitvoeringsvorm van de onderhavige uitvinding te maken. Een halfgeleiderwafel 30 omvat bij .6' (: r C 0 7 -8- r aanvang een licht gedoteerd n-type of p-type substraat en omvat p-bronnen 31 en 32 en een n-bron 33, gevormd door een conventioneel proces van diffusie of ionen-implantatie. In de praktijk is de basis- 14 concentratie van onzuiverheden in het substraat ongeveer 10 ato- 3 5 men/cm . P-bronnen 31 en 32 bijvoorbeeld hebben een concentratie 16 3 van 10 atomen/cm , terwijl de n-bron 33 een concentratie heeft van ongeveer 10^ atomen/cm^.Figures 3a through 3h show different states during processing of a silicon wafer to make an embodiment of the present invention. A semiconductor wafer 30 at .6 '(: r C 0 7 -8- r initially comprises a lightly doped n-type or p-type substrate and comprises p-sources 31 and 32 and an n-source 33 formed by a conventional process of diffusion or ion implantation In practice, the base concentration of impurities in the substrate is about 10 atoms / cm, for example β-sources 31 and 32 have a concentration of 3 at 10 / cm, while the n-source 33 has a concentration of about 10 ^ atoms / cm ^.
Een samengestelde siliciumnitride- en siliciumdioxydelaag, resp. 34 en 35, zijn aangebracht op een dunne laag siliciumdioxyde 36. 10 Na een fotolithografisch proces worden de oxyde/nitride/oxydelagen 34,35 en 36 geëtst om een reactief-ion-ets (RIE)-masker te vormen, en het siliciumsubstraat 10 wordt verder geëtst om de groef 40 te vormen (fig.3b). In de volgende toestand, zoals getoond in fig.3c, is een oxydelaag 42 aangebracht of thermisch gegroeid op het opper-15 vlak van het lichaam van het substraat 30, evenals aan de binnenkant van groef 40. Het bodemgedeelte 44 van de groef wordt vervolgens verwijderd door een RIE-proces, waarna zoals in het voorgaande beschreven een tweede diepere groef wordt gevormd.A composite silicon nitride and silicon dioxide layer, respectively. 34 and 35 are coated on a thin layer of silicon dioxide 36. After a photolithographic process, the oxide / nitride / oxide layers 34, 35 and 36 are etched to form a reactive ion etch (RIE) mask, and the silicon substrate 10 is further etched to form the groove 40 (Fig. 3b). In the following state, as shown in Fig. 3c, an oxide layer 42 is applied or thermally grown on the surface of the body of the substrate 30, as well as on the inside of groove 40. The bottom portion 44 of the groove is then removed by a RIE process, after which a second deeper groove is formed as described above.
Hierna worden boor-verontreinigingen aangebracht op de onbedekte 20 oppervlakken van de groeven 40 die niet door het oxydemasker 42 worden bedekt, waardoor een p+ laag 46 wordt gevormd zoals getoond in figuren 3d. Het p+ gebied 46 omgeeft de buitenkant van de groef 40 in het lichaam 30 van het siliciumsubstraat. Bij voorkeur is de eerste groef ongeveer 1,5 yum diep, terwijl de tweede groef ongeveer 3,5 j.im 25 diep is, voor een totale diepte van ongeveer 5 yam. Dankzij het twee-staps groef-etsproces is het p+ gebied 46 onder het oppervlak van het siliciumsubstraat 30 verzonken. De junctiediepte van het gebied 46 ten opzichte van de oppervlakken van de binnenwanden van de tweede RIE- geëtste groef is ongeveer 1 jum, en nadat alle technische cycli zijn 19 3 30 voltooid is de oppervlakteconcentratie ervan ongeveer 10 atomen/cm . In fig. 3e is een diëlektrische opslaglaag 48 gevormd op de binnenoppervlakken van de groef 40, welke vervolgens is gevuld met een n+ gedoteerde polykristallijne siliciumkern die ook over de bovenkant van de wafel 30 ligt. De diëlektrische laag 48 en het gedoteerde 35 geleidende silicium 50 zijn door goed bekende conventionele processen gevormd. De kern slaat de lading op en dient als ëén plaat van de . 8 f, 0 : : 0 7 -9- verzonken condensator. Het polykristallijne siliciummateriaal 50 is gedoteerd door een gas-diffusie. Nadat het poly-kristallijne silicium 50 boven de nitridelaag 34 is verwijderd, zijn velden van oxydegebieden 52 (fig.3f) gegroeid na het verwijderen van de nitridelaag 2 en 5 oxydelaag 3. Daarna is een gate-oxydelaag 54 thermisch gegroeid onder een strip van polykristallijn siliciummateriaal 56 die dient als de gate-elektrode van een veld-effect-transistor welke is aangebracht tussen de source- en draingebieden 58 en 60. Een laag isolerend oxyde 62 bedekt de polykristallijne silicium gate 56, en de source- en drain-10 gebieden zijn gevormd door een conventioneel ionen-implantatieproces.After this, drilling impurities are applied to the uncovered surfaces of the grooves 40 that are not covered by the oxide mask 42, thereby forming a p + layer 46 as shown in Figures 3d. The p + region 46 surrounds the outside of the groove 40 in the body 30 of the silicon substrate. Preferably, the first groove is about 1.5 µm deep, while the second groove is about 3.5 µm deep, for a total depth of about 5 yam. Thanks to the two-step groove etching process, the p + region 46 is sunk below the surface of the silicon substrate 30. The junction depth of the region 46 relative to the surfaces of the inner walls of the second RIE-etched groove is about 1 µm, and after all technical cycles are completed, its surface concentration is about 10 atoms / cm. In Fig. 3e, a dielectric storage layer 48 is formed on the inner surfaces of the groove 40, which is then filled with an n + doped polycrystalline silicon core also overlying the top of the wafer 30. The dielectric layer 48 and the doped conductive silicon 50 are formed by well known conventional processes. The core stores the charge and serves as one plate of the. 8 f, 0:: 0 7 -9- recessed capacitor. The polycrystalline silicon material 50 is doped by a gas diffusion. After the polycrystalline silicon 50 has been removed above the nitride layer 34, fields of oxide regions 52 (Fig. 3f) have grown after removing the nitride layer 2 and 5 oxide layer 3. Thereafter, a gate oxide layer 54 has grown thermally under a strip of polycrystalline silicon material 56 serving as the gate electrode of a field effect transistor disposed between the source and drain regions 58 and 60. A layer of insulating oxide 62 covers the polycrystalline silicon gate 56, and the source and drain 10 regions are formed by a conventional ion implantation process.
In de definitieve constructie toont fig.3h een polycide ver-bindingslaag 66, welke over een isolerende laag 68 ligt om lading van en naar een geheugencel te transporteren. De kern 50 van de verzonken opslagcel is met de overdrachttransistor verbonden door middel 15 van een dunne geleidende polykristallijne siliciumlaag 46 welke is gedefinieerd door een fotolithografisch proces, of als alternatief door een silicidelaag welke is gedefinieerd door een zelfrichtende techniek omvattende sputteren, silicidatie en etsen van ongereageerde metaalgedeelten. Een passifatielaag 70 ligt over de verschillende 20 op het lichaam van de halfgeleidersubstraat 30 aangebrachte componenten.In the final construction, Figure 3h shows a polycide bonding layer 66, which overlays an insulating layer 68 to transport charge to and from a memory cell. The core 50 of the submerged storage cell is connected to the transfer transistor by means of a thin conductive polycrystalline silicon layer 46 defined by a photolithographic process, or alternatively by a silicide layer defined by a self-aligning technique comprising sputtering, silicidation and etching unreacted metal parts. A passivation layer 70 overlies the various components applied to the body of the semiconductor substrate 30.
In bedrijf dient het zwaar met boor gedoteerde p+ gebied 46 als een opslagplaat voor de groefcondensator, en verhoogt het ook de geleidbaarheid van de p-bron 32. Dankzij het tweestapsformatieproees om het onderste gedeelte van de groef 40 te doteren, is de effectieve 25 opslagplaat onder het oppervlak van het substraat 30 verzonken om de hierboven beschreven voordelen te bereiken.In operation, the heavily boron-doped p + region 46 serves as a storage plate for the groove capacitor, and also increases the conductivity of the p source 32. Thanks to the two-step formation test to dop the lower portion of the groove 40, the effective storage plate recessed below the surface of the substrate 30 to achieve the above described advantages.
Uit het bovenstaande zal het duidelijk zijn dat als resultaat van de onderhavige uitvinding een verzonken opslag-plaatcondensator beschikbaar is gesteld welke nuttig is voor verschillende geïnte-30 greerde schakeling-inrichtingen, zoals ëén-transistor geheugencellen in een DRAM. Het zal evenzo duidelijk zijn dat modificaties en/of veranderingen aan de geïllustreerde uitvoeringsvormen kunnen worden gemaakt zonder van de werkelijke omvang en geest van de uitvinding af te wijken. Zo kunnen bijvoorbeeld andere halfgeleidersubstraten 35 dan silicium worden gebruikt. Verder kan het verzonken gebied zwaar gedoteerd worden met een p-type of n-type verontreiniging, *** .. t ; / -10- waarbij boor en fosfor slechts als voorbeeld dienen. Daarenboven kan het verzonken lading-opslaggebied gevormd worden door andere processen om hetzelfde of een vergelijkbaar resultaat te bereiken, zonder af te wijken van de omvang van de uitvinding. De voorgaande beschrijving en 5 de begeleidende tekeningen zijn dienovereenkomstig slechts bedoeld als illustratie van de voorkeursuitvoeringsvormen, en niet beperkend, waarbij de werkelijke geest en omvang van de uitvinding wordt bepaald door te verwijzen naar de bijgevoegde conclusies en hun wettelijke equivalenten.From the above, it will be appreciated that as a result of the present invention, a recessed storage plate capacitor has been made available which is useful for various integrated circuit devices, such as single transistor memory cells in a DRAM. Likewise, it will be appreciated that modifications and / or changes to the illustrated embodiments can be made without departing from the true scope and spirit of the invention. For example, semiconductor substrates other than silicon can be used. Furthermore, the recessed area can be heavily doped with a p-type or n-type impurity, *** .. t; / -10- where boron and phosphorus are only examples. In addition, the sunken cargo storage area can be formed by other processes to achieve the same or a similar result, without departing from the scope of the invention. Accordingly, the foregoing description and the accompanying drawings are only illustrative of the preferred embodiments, and not limiting, the true spirit and scope of the invention being determined by reference to the appended claims and their legal equivalents.
, b, b
Claims (9)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US74387A | 1987-01-06 | 1987-01-06 | |
| US74387 | 1987-01-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| NL8800007A true NL8800007A (en) | 1988-08-01 |
Family
ID=21692832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NL8800007A NL8800007A (en) | 1987-01-06 | 1988-01-05 | RECESSED MEMORY CELL STORAGE. |
Country Status (6)
| Country | Link |
|---|---|
| JP (1) | JPS6453445A (en) |
| KR (1) | KR880009439A (en) |
| DE (1) | DE3744375A1 (en) |
| FR (1) | FR2609350A1 (en) |
| GB (1) | GB2199696B (en) |
| NL (1) | NL8800007A (en) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5200354A (en) * | 1988-07-22 | 1993-04-06 | Hyundai Electronics Industries Co. Ltd. | Method for manufacturing dynamic random access memory cell |
| KR910008830B1 (en) * | 1988-08-18 | 1991-10-21 | 현대전자산업 주식회사 | Trench sidewall doping method using oxide and nitride walls and semiconductor device |
| US5182224A (en) * | 1988-09-22 | 1993-01-26 | Hyundai Electronics Industries Co., Ltd. | Method of making dynamic random access memory cell having a SDHT structure |
| KR910013554A (en) * | 1989-12-08 | 1991-08-08 | 김광호 | Semiconductor device and manufacturing method thereof |
| JP2994110B2 (en) * | 1991-09-09 | 1999-12-27 | 株式会社東芝 | Semiconductor storage device |
| US5528062A (en) * | 1992-06-17 | 1996-06-18 | International Business Machines Corporation | High-density DRAM structure on soi |
| CN105957902A (en) * | 2016-07-20 | 2016-09-21 | 无锡宏纳科技有限公司 | Production method of deep-groove silicon capacitor with larger capacitance value |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3477532D1 (en) * | 1983-12-15 | 1989-05-03 | Toshiba Kk | Semiconductor memory device having trenched capacitor |
| JPS60152058A (en) * | 1984-01-20 | 1985-08-10 | Toshiba Corp | Semiconductor memory device |
| JPS6187358A (en) * | 1984-10-05 | 1986-05-02 | Nec Corp | Semiconductor storage device and its manufacturing method |
| CN1004734B (en) * | 1984-12-07 | 1989-07-05 | 得克萨斯仪器公司 | Dynamic random access memory unit (dram) and production method |
| DE3681490D1 (en) * | 1985-04-01 | 1991-10-24 | Nec Corp | DYNAMIC MEMORY ARRANGEMENT WITH OPTIONAL ACCESS WITH A VARIETY OF INTRANSISTOR CELLS. |
| DE3780840T2 (en) * | 1986-03-03 | 1993-03-25 | Fujitsu Ltd | DYNAMIC MEMORY CONTAINING A GROOVE CAPACITOR WITH OPTIONAL ACCESS. |
-
1987
- 1987-12-18 GB GB8729623A patent/GB2199696B/en not_active Expired - Lifetime
- 1987-12-26 KR KR870014949A patent/KR880009439A/en not_active Application Discontinuation
- 1987-12-28 JP JP62336792A patent/JPS6453445A/en active Pending
- 1987-12-29 DE DE19873744375 patent/DE3744375A1/en not_active Withdrawn
-
1988
- 1988-01-05 NL NL8800007A patent/NL8800007A/en not_active Application Discontinuation
- 1988-01-06 FR FR8800059A patent/FR2609350A1/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| GB2199696A (en) | 1988-07-13 |
| JPS6453445A (en) | 1989-03-01 |
| FR2609350A1 (en) | 1988-07-08 |
| GB8729623D0 (en) | 1988-02-03 |
| GB2199696B (en) | 1990-11-14 |
| DE3744375A1 (en) | 1988-07-14 |
| KR880009439A (en) | 1988-09-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6426253B1 (en) | Method of forming a vertically oriented device in an integrated circuit | |
| US4462040A (en) | Single electrode U-MOSFET random access memory | |
| US4252579A (en) | Method for making single electrode U-MOSFET random access memory utilizing reactive ion etching and polycrystalline deposition | |
| US5103276A (en) | High performance composed pillar dram cell | |
| US5106776A (en) | Method of making high performance composed pillar dRAM cell | |
| US5521114A (en) | Trench sidewall structure | |
| NL1018769C2 (en) | Method for reducing a narrow channel effect in a transistor in a semiconductor device with a channel isolation, and such a semiconductor device. | |
| US10083967B2 (en) | Non-volatile memory device employing a deep trench capacitor | |
| US7518174B2 (en) | Memory cell and method for forming the same | |
| US20120146132A1 (en) | Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines | |
| JPH027465A (en) | Semiconductor memory device and its manufacturing method | |
| KR950003915B1 (en) | Semiconductor integrated circuit device and manufacturing method | |
| JPH0423832B2 (en) | ||
| KR20020060571A (en) | Improved vertical mosfet | |
| GB2206448A (en) | A method of producing a semiconductor integrated circuit device | |
| US6020609A (en) | DRAM cell with a rugged stacked trench (RST) capacitor | |
| US20130307121A1 (en) | Retrograde substrate for deep trench capacitors | |
| US5492848A (en) | Stacked capacitor process using silicon nodules | |
| NL8800007A (en) | RECESSED MEMORY CELL STORAGE. | |
| US6486024B1 (en) | Integrated circuit trench device with a dielectric collar stack, and method of forming thereof | |
| US6674111B2 (en) | Semiconductor device having a logic transistor therein | |
| JP3421230B2 (en) | Semiconductor storage device and method of manufacturing the same | |
| US5512768A (en) | Capacitor for use in DRAM cell using surface oxidized silicon nodules | |
| US5701264A (en) | Dynamic random access memory cell having increased capacitance | |
| US6825522B1 (en) | Capacitor electrode having an interface layer of different chemical composition formed on a bulk layer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| BV | The patent application has lapsed |