MXPA02005110A

MXPA02005110A - Preparacion de datos para un descodificador de reed- solomon.

Info

Publication number: MXPA02005110A
Application number: MXPA02005110A
Authority: MX
Inventors: Lothar Freissmann
Original assignee: Thomson Licensing Sa
Priority date: 1999-12-15
Filing date: 2000-12-12
Publication date: 2003-01-28
Also published as: JP2003517238A; EP1256175A1; CN1409896A; KR100754905B1; WO2001045271A1; PL355602A1; CN1233097C; KR20020059777A; AU778986B2; AU2364801A

Abstract

La presente invencion se refiere a un metodo y a un arreglo para la preparacion de datos de un descodificador de Reed-Solomon, y mas particularmente a un metodo y a un arreglo para una memoria intermedia inteligente (IBUF) enfrente de un descodificador de Reed- Solomon de DVD sin RAM y ademas particularmente a un metodo y a un arreglo para una memoria intermedia inteligente (IBUF) utilizada tambien como un almacenamiento de correccion de primer paso de los bloques de ECC. De tal manera, el descodificador de Reed-Solomon no obtendra bloques ECC desordenados por una memoria intermedia inteligente (IBUF) que conduzca a RAM menos necesaria y un alto rendimiento del conjunto de circuitos completo. La memoria intermedia inteligente (IBUF) es utilizada como un almacenamiento de correccion de primer paso del descodificador de Reed- Solomon.

Description

PREPARACIÓN DE DATOS PARA UN DESCODIFICADOR DE REED- SOLOMON CAMPO DE LA INVENCIÓN La presente invención se refiere a un método y a un arreglo para una preparación de datos para un descodificador de Reed-Solomon y más particularmente a un método y un arreglo para una memoria intermedia inteligente enfrente de un descodificador de Reed- Solomon que necesita menos memoria de acceso aleatorio (RAM) y asegura el alto rendimiento.

ANTECEDENTES DE LA INVENCIÓN Una memoria intermedia de pre-procesamiento convencional y Reed-Solomon utilizan una RAM común para manejar datos corrompidos. Tal arreglo y procesamiento es por ejemplo utilizado para corregir datos almacenados sobre un medio de información óptico como un DVD para fines de reproducción. Es deseable evitar alimentar datos corrompidos al descodificador de Reed- Solomon o utilizar una RAM para almacenar el bloque ECC o para leer partes defectuosas varias veces, lo cual disminuye la velocidad de la trayectoria de datos. DVD fe^Ai jJ**^i^-*--------a---k--^ ^«JK¿it. es un acrónimo para Disco Versátil Digital y ECC es un acrónimo para Código de Corrección de Error (por su acepción en inglés) - un método electrónico de verificar la integridad de los datos. Los datos del ECC son j rárquicamente organizados en piezas de la corriente de datos. La unidad más alta es un bloque de ECC - que está dividido en un número de sectores. Cada sector está constituido por un número de hileras con una longitud fija. Para hacer posible una corrección de la corriente, un número de bytes de paridad son anexados a cada hilera; el número de bytes adicionales determina el número de fallas corregibles por hilera. Además de esta facilidad de corrección horizontal el mismo cálculo es realizado verticalmente sobre todos los bytes de un bloque de ECC - que están en la misma posición de una hilera; el resultado es organizado en hileras adicionales del bloque ECC. Para controlar el orden de los sectores los primeros bytes contienen la información de identificación. Los bloques en frente de la memoria intermedia y la parte de Reed-Solomon obtienen la corriente en cuadros, dos de los cuales constituyen una hilera; una identificación del orden del cuadro es evaluada y el resultado hecho disponible a la memoria intermedia por señales sincrónicas apropiadas. Un arreglo convencional almacena los datos en la RAM común con respecto a los resultados de control de identificación antes de que el descodificador de Reed-Solomon comience a realizar la corrección de los bytes de datos corrompidos. El reemplazo de los datos con falla en la memoria podría requerir mayor procesamiento que podría acumularse y disminuir significativamente el funcionamiento o rendimiento del sistema . RAM es un acrónimo para Memoria de Acceso Aleatorio (por su acepción en inglés) . Ésta es un área de almacenamiento temporal que el procesador utiliza para ejecutar programas y para retener datos. Reed- Solomon es un término técnico para un código directo de corrección de errores que es utilizado para desplazar los efectos de errores de bytios en la recepción de la corriente de bytios. Los códigos de Reed-Solomon son especiales y ampliamente implementados debido a que éstos son casi perfectos en el sentido en que los datos redundantes extra agregados por el codificador es aún mínimo para cualquier nivel de corrección de errores, de modo que no son desechados bytios.

BREVE DESCRIPCIÓN DE LA INVENCIÓN Un objetivo de la invención es proporcionar un método y un arreglo para un descodificador de Reed- Solomon que necesita menos RAM y asegura altos rendimiento al evitar un reemplazo de datos en una memoria, lo cual podría requerir procesamiento superior, que podría acumularse y disminuir significativamente el rendimiento del sistema. Un microcircuito descodificador de Reed- Solomon que contiene dos controladores de memoria intermedia de cuadro que se interconectan con dos memorias intermedias fuera de microcircuito una de las cuales está sirviendo a los datos de entrada, ha sido ya descrito por la Conferencia Internacional de Circuitos en Estado Sólido (IEEE International Solid- State Circuit Conference, Estados Unidos IEEE Inc. (02- 1998) XP86225) . Las características mencionadas en las reivindicaciones independientes resuelven ese problema. Las reivindicaciones dependientes describen modalidades preferidas. De acuerdo con un aspecto de la invención, se proporciona un método y un arreglo para una memoria intermedia inteligente enfrente de un descodificador de Reed-Solomon como por ejemplo un descodificador de Reed-Solomon de DVD en el cual los datos son analizados con base en las señales sincrónicas que entran, y los datos son almacenados en la memoria intermedia en sitios apropiados de la memoria intermedia siempre y cuando el bloque ECC que entra pueda ser reparado por el descodificador de Reed-Solomon. En el caso en que el bloque de ECC no pueda ser corregido, el descodificador de Reed-Solomon obtiene una señal de reajuste para cancelar la primera etapa del procesamiento. Un bloque de control de dirección y una memoria intermedia forman dicha memoria intermedia inteligente . En el caso de un descodificador de Reed- Solomon sin RAM o un denominado Reed-Solomon sin RAM de acuerdo a la invención, el circuito del extremo frontal no tiene manera para almacenar un bloque ECC que entra completo, antes de enviarlo como una corriente de datos continuos al descodificador de Reed-Solomon. Sin ninguna precaución el descodificador de Reed-Solomon obtendrá muchos bloques ECC desordenados los cuales el descodificador no puede corregir. Esto conduce a un pobre rendimiento del conjunto de circuitos completo. La memoria intermedia inteligente enfrente del descodificador de Reed-Solomon de acuerdo a la invención, intenta mantener la organización de los datos tan intacta como sea posible, y suaviza los pequeños defectos; en el caso en que los defectos conduzcan a datos corrompidos el bloque de Reed-Solomon y el micro controlador serán informados a los datos corrompidos. Ya que el bloque de Reed-Solomon sin RAM utilizado tiene parámetros escalables, la interconexión de la memoria intermedia de Reed-Solomon es también utilizable en otro contexto. La clasificación de los datos y las faltas de sincronización seguirán siendo 10 verdaderas para otros códigos en bloques. Una memoria intermedia es un espacio pequeño para el almacenamiento de datos. La memoria intermedia es colocada entre dos unidades, las cuales intercambian datos. La función de la memoria intermedia da espacio para un almacenamiento 15 temporal de los datos que entran desde una unidad, en una situación donde la otra unidad no está lista para recibir los datos. La memoria intermedia mantiene estos datos por un lapso de tiempo y los distribuye tan pronto como el recipiente está listo para recibir los 20 puntos. En caso de un reproductor de DVD por ejemplo, los datos que entran desde la parte de adquisición deben ser introducidos en la memoria intermedia antes de que éstos puedan ser distribuidos al bloque de corrección de Reed-Solomon para compensar los ligeros 25 defectos del PLL. PLL es una abreviatura para bucle asegurado en fase. Por esta razón, la parte de adquisición descodifica el encabezado del cuadro y la identificación del sector a partir de la señal de HF que entra, y envía esta información a la parte de memoria intermedia junto con los datos. De tal manera una memoria intermedia es en general necesaria enfrente del descodificador de Reed- Solomon, el cual es ventajosamente utilizado de acuerdo a la invención. El bloque de memoria intermedia debe ser capaz de resincronizar la corriente de datos en los límites del cuadro y del sector para evitar que la longitud inapropiada del cuadro corrompa el Reed-Solomon. En el caso de saltos no corregibles el bloque de la memoria intermedia detiene la corrección interna/externa del primer paso, actual del descodificador de Reed-Solomon y resincroniza en el siguiente límite del bloque de ECC. La interconexión de la memoria intermedia de Reed-Solomon debe ser reajustada en el caso de saltos físicos. En una modalidad mejorada se utiliza una memoria intermedia inteligente para una corrección de Reed-Solomon de primer paso, que tiene que ver con las hileras de un bloque de ECC. Únicamente tienen que ser respetadas algunas restricciones concernientes al área de salto permitida. De tal manera, ventajosamente, un descsdificador de Reed-Solomon sin RAM que tiene un alto rendimiento y requiere menos memoria RAM, es realizado .

BREVE DESCRIPCIÓN DE LOS DIBUJOS La invención será ahora descrita con referencia a los dibujos anexos, en los cuales: LA FIGURA 1 es un diagrama de bloques para memoria intermedia inteligente enfrente de un descodificador de Reed-Solomon de DVD junto con algún conjunto de circuitos de accionamiento, LA FIGURA 2 es un diagrama esquemático para los saltos directos en el caso de addr_in>addr_out , LA FIGURA 3 es un diagrama esquemático para los saltos directos en el caso de addr_in<addr_out , LA FIGURA 4 es un diagrama esquemático para los saltos hacia atrás en el caso de addr_in>addr_out , LA FIGURA 5 es un diagrama esquemático para los saltos hacia atrás en el caso de addr_in>addr_out , y LA FIGURA 6 muestra la dirección de entrada y de salida de la memoria intermedia en el caso de saltos en la ID del sector.

DESCRIPCIÓN DETALLADA DE LAS MODALIDADES PREFERIDAS En la figura 1 son mostradas las tres partes necesarias para explicar la función de una memoria intermedia inteligente IBUF enfrente de un descodificador de Reed-Solomon sin RAM, no mostrado. La primera parte es un bloque de adquisición ACQ que proporciona un reloj byte_clk datos que entran, los datos en la línea de datos data_in y la información de sincronización, la segunda parte es un bloque ADC de control de dirección que crea direcciones y señales de control a partir de las señales de sincronización proporcionadas a partir del bloque de adquisición ACQ; existen direcciones para la corriente de datos de entrada en la línea de datos data_in y las direcciones en la señal fuera de control ctrl._out para el dato que sale data_out enviado desde la memoria intermedia BUF hacia el descodificador de Reed- Solomon, la tercera parte es la memoria intermedia BUF construida como un arreglo de almacenamiento con compuertas dobles para manejar esquemas de tiempo independientes para los datos que salen ljká,& J?,J *»**».t* », M üu J?... - ..-^jtiÜLia. data_out y los datos que entran sobre la línea de datos data_in. Esta puede también ser construida con una compuerta 10 si las corrientes de datos de entrada y salida son apropiadamente desacopladas. El bloque de control de dirección ADC y la memoria intermedia BUF forman la denominada memoria intermedia inteligente IBUF de acuerdo a la invención. Un bloque adicional muestra un generador clk_gen para generar un reloj independiente out_clk utilizado para la corriente de datos que salen data_out . Esta tarea representa una parte del descodificador de Reed-Solomon no mostrado. Como se muestra en la figura 1, el generador clk_gen está conectado al bloque de control de dirección ADC y a la memoria intermedia BUF para proporcionar el reloj independiente out_clk, el cual también es utilizado para leer los datos a partir de la memoria intermedia BUF hacia el bloque de Reed-Solomon no mostrado. Un reloj adicional byte_clk de datos que entran data_in es derivado a partir del bloque de adquisición ACQ y aplicado al bloque de control de dirección ADC y vía una compuerta Y (AND) y hacia la memoria intermedia BUF. La otra entrada de la compuerta Y (AND) -sociedad está conectada a una salida del bloque de control de dirección ADC proporcionando una señal que hace posible la entrada a la memoria intermedia in_en que hace posible la entrada de la memoria intermedia BUF vía la compuerta Y (AND) - sociedad por una señal de reloj de byte enmascarado byte_clk_msk formada por la compuerta Y-sociedad y aplicada a una entrada correspondiente de la memoria intermedia BUF. Una línea de datos data_in conecta una salida correspondiente del bloque de adquisición ACQ por una entrada correspondiente de la memoria intermedia BUF y proporciona los datos conforme éstos son generados en el bloque de adquisición y para introducirse dentro de la memoria intermedia BUF. El bloque de adquisición ACQ y el bloque de control de dirección ADC son además conectados para la provisión de varias señales para el bloque de control de dirección ADC ya que existe una señal de inicio del cuadro nxfr, una señal de dirección de cuadro fr_addr que ha sido descodificada por el bloque de adquisición ACQ, un identificador de sector SID que también ha sido descodificado por el bloque de adquisición ACQ, una señal de inicio del siguiente sector nxt_SID, una señal identificadora del sector válido SID__valid que indica que el identificador de sector transferido SID fue descodificado correctamente por el bloque de adquisición ACQ y una bandera de detención stop_flag para una detención o tope asincrónico de la operación requerida por un microcontrolador interno en el caso de problemas ópticos severos. El bloque de control de dirección ADC está conectado con la memoria intermedia BUF y le proporciona a la memoria intermedia BUF un control en señal ctrl_in que comprende el inicio de ECC, de sector y de cuadro de señalización de tres bitios de los datos de entrada vía la línea de datos data_in, una memoria intermedia en la señal de dirección addr_in para los datos que entran, una señal de dirección hacia afuera de la memoria intermedia addr_out para enviar de salida datos data_out y una señal de habilitación de la operación de salida out_en para leer datos data_out a partir de la memoria intermedia BUF hacia el descodificador de Reed-Solomon no mostrado. El bloque de control de dirección ADC proporciona además una señal RST_RS que detiene o reajusta el descodificador de Reed-Solomon en el caso de saltos ilegales. La memoria intermedia BUF proporciona una señal fuera de control ctrl_out que comprende el inicio de ECC, sector y de cuadro de señalización de tres bitios de los datos de salida data_out proporcionados para el descodificador de Reed-Solomon. El bloque de adquisición ACQ como se muestra en la figura 1 representa la parte de adquisición del circuito de canal llamado como canal IC que tiene que extraer los datos y varias señales de control para la sincronización. A partir de la corriente de bitios que viene por ejemplo de la parte óptica de un equipo DVD no mostrado este bloque descodifica los datos data_in, el bloque de bites byte_clk, la dirección de cuadro fr_addr y el número de sector identificado por el identificador de sector SID. En el caso de desorden en los números de cuadro una secuencia de representación de falla es sustituida como en la presente versión de la parte de adquisición. Una descodificación definitiva del SID del identificador de sector es clasificada por una señal de identificador de sector válido SID_valid igual a 1 pulso, independientemente de la descodificación de la dirección de cuadro. Esta información es utilizada para resincronizar la dirección de cuadro a 0 incluso si el orden fue corrompido. El bloque de control de dirección ADC como se muestra en la figura 1 tiene que realiza el trabajo lL.a..,Mfc.í J íMáA. .. : ,. ¡jfr..í ,LJ principal. Se utilizan tres etapas para la generación de la direcciones para la memoria intermedia BUF.

Primera Etapa: Generación de la dirección de cuadro esperada fr_addr y el identificador de sector SID. Después de las señales de sincronización provenientes del bloque de adquisición ACQ, los contadores para la dirección de cuadro esperada fr_addr y para el identificador del sector SID son ajustados en el bloque de control de dirección ADC, y en casos de defectos independientemente incrementados sobre la entrada de corriente. Para seguir el rastreo de los saltos también se utiliza un contador de ECC esperado, interno, el cual en el caso ideal debe seguir los bloques de ECC de los datos que entran. Este contador interno es incrementado o decrementado cuando el número de sector cruza 0. Si el bloque de adquisición ACQ proporciona únicamente una dirección de cuadro incompleta fr_addr y un SID identificador de sector definitivo y ningún número ECC, el cambio más probable en la dirección esperada es asumido cuando ocurre el salto. Si el identificador de sector completo SID es utilizado, el bitio más significativo puede sincronizar también el contador de ECC. La regla de cómo manejar los saltos es: En el caso de perturbaciones en el cuadro o en el sector no saltar una instancia mayor que la mitad de la longitud de cuadro/sector a partir del sitio actual. Los siguientes casos son posibles para evaluar la proporción de una longitud actual a una longitud normal, en donde n es un número entero apropiadamente elegido : A. 0) longitud de cuadro ok, por ejemplo, longitud/longitud normal = 1 1) longitud de cuadro demasiado larga y n < que longitud/longitud normal <= n + 1/2 2) longitud de cuadro demasiado larga y n + 1/2 < que longitud/longitud normal <= n + 1 3) longitud de cuadro demasiado corta y 0 < que longitud/longitud normal < - 1/2 4) longitud de cuadro demasiado corta y 1/2 < que longitud/longitud normal < 1 B. 0) dirección del cuadro ok 1) dirección del cuadro errónea C. 0) identificador de sector SID ok 1) identificador de sector SID demasiado pequeño, en el presente bloque de ECC 2) identificador de sector SID demasiado pequeño, en el siguiente bloque de ECC \J^^ L¡itito?~itJ~ AM* ~*L~. ~ "• *-««to»*» *"fc*»?- — <?... 3) i?entificador de sector SID demasiado grande, en el presente bloque de ECC 4) identificador de sector SID demasiado grande, en el siguiente bloque de ECC D. 0) sector ok 1) sector demasiado corto 2) sector demasiado largo Si el bloque de adquisición ACQ no pudiera encontrar la dirección del cuadro fr_addr a tiempo, éste inserta uno. Si la siguiente dirección de cuadro válido es encontrada durante la longitud del cuadro de la primera mitad no se envían indicadores de dirección de cuadro. Esto es por lo que han sido realizados diferentes casos en A con respecto a la longitud nominal de 1/2 . Algunas de estas combinaciones no pueden ocurrir, de modo que el número de combinaciones se reduce un poco.

Segunda Etapa: Generar la señal de memoria intermedia en dirección addr_in para escribir datos en la memoria intermedia BUF. Con base en las direcciones esperadas para un bloque de ECC, el identificador de sector SID y la dirección de cuadro fr_addr de la primera etapa, un contador circular para la dirección de entrada es incrementado en el intervalo del tamaño de la memoria intermedia. En el caso de los saltos tienen que ser realizadas diferentes estrategias dependiendo de la dirección del salto, su tamaño y la dirección actual de la corriente de salida como se describirá más adelante con detalle. El proceso tiene que ser capaz de realizar un salto, para determinar la entrada hasta que se alcanza una dirección o para resincronizar el proceso total hasta que inicia un nuevo bloque de ECC.

Tercera Etapa: Generar la dirección de salida para leer los datos de salida data_out de la memoria intermedia BUF en el descodificador de Reed-Solomon no mostrado. Para asegurar una dirección apropiada se asume que el reloj de salida independiente out_clk es más rápido que el reloj de entrada byte_clk. Las señales de entrada provenientes de la línea de datos data_in y los datos de salida data_out forman corrientes correspondientes controladas por habilitar las señales de habilitación y la dirección de salida addr_out sigue la dirección de entrada addr_in en alguna distancia. En una modalidad, una distancia de la mitad del tamaño de la memoria intermedia ha sido utilizada.

Al comienzo y en el caso de la resincronización la dirección de salida correspondiente a la memoria intermedia fuera de la señal de dirección addr_out es ajustada a 0; en estos casos y cuando la distancia entre la dirección de entrada addr_in y la dirección de salida addr_out es menor que la distancia por omisión, el proceso de dirección de salida addr_out espera hasta que ésta es alcanzada. Si debido a los saltos la dirección de entrada addr_in avanza incrementando la distancia a la dirección de salida, la addr_out es generada con velocidad completa de reloj de salida out_clk hasta que la distancia por omisión es alcanzada nuevamente. Para manejar saltos adecuadamente este proceso debe ser capaz de detener la operación inmediatamente o en una dirección dada, para realizar la generación de dirección por velocidad plena y para resincronizar a 0 como se describirá más adelante en la presente. La memoria intermedia BUF como se muestra en la figura 1 es una RAM del tamaño especificado con compuertas dobles, de modo que ésta puede ser asincrónicamente escrita y leída o es alternativamente construida con una entrada 10 y un lógico de control que previene las peticiones de entrada y salida coincidentes; esto es necesario debido a que los dos relojes - el reloj byte_clk y el reloj out_clk, son completamente independientes uno del otro. Ambas, la entrada y la salida, pueden ser deshabilitadas para hacer más fácil el manejo del reloj . Cuando son adquiridos datos sincrónicos en el bloque de adquisición ACQ y transferidos al bloque de control de dirección ADC, éstos deben ser transferidos al bloque de Reed-Solomon y al siguiente bloque generador de dirección de RAM; por lo tanto, éstos deben también ser almacenados y enviados sincrónicamente con los datos de salida data_out . El generador clk_gen es el generador del reloj independiente out_clk para los datos de salida data_out, que deben tener una más alta frecuencia que la frecuencia máxima de los datos de entrada, por ejemplo, el reloj byte_clk. La generación del reloj independiente out_clk puede ser realizada al dividir el reloj del sistema utilizado en la realización por un factor apropiado.

Manejo de Saltos: Los saltos de dirección listados anteriormente fueron almacenados en categorías con respecto a los límites de la sección de datos. Para encontrar la il.J..Í.«E_¡l-Stl.: mejor estrategia para la dirección de una memoria intermedia, tiene que ser utilizada una clasificación diferente que la anteriormente mostrada, debido a que los saltos tienen que ser considerados bajo el aspecto de : • de la dirección de la memoria intermedia de entrada y salida actual, • del desplazamiento del salto que significa si el salto viola la integridad del dato de la memoria intermedia, • de la cantidad de datos enviados en el lapso de tiempo hacia el descodificador de Reed-Solomon dependiente de la cuestión de si el bloque ECC actual puede ser corregido de algún modo, y • de que tan rápido ocurre una siguiente sincronización. Los saltos directos FWDJ son manejados de acuerdo a las figuras 2 y 3 y los saltos inversos BK J de acuerdo a las figuras 4 y 5. Estas figuras muestran un eje de datos 1 con marcadores de ECC - límites ECCO, ECC1, ECC2 y paralelo un eje 2 con memoria intermedia con la dirección de inicio y de fin anotadas en el área 5. Las flechas muestran el intervalo de la memoria intermedia bajo la salida 6 y la parte de la memoria intermedia, que está . i.Mr8 v?iM**.,?t*.*f **»aAkr*At?. jal*-** /t t .l libre para la entrada 7. Además, se requirió 9 una instantánea para la dirección de entrada antes de un salto, y se indica la dirección de salida en la distancia nominal hacia la dirección de entrada 8. Las figuras 2 y 3 ilustran la situación de un salto frontal o directo requerido F DJ bajo la circunstancia en que una memoria intermedia en dirección addr_in es más alta que la memoria intermedia fuera de la dirección addr_out como se muestra en la figura 2 y bajo la circunstancia en que una memoria intermedia en dirección addr_in es más baja que la memoria intermedia fuera de dirección addr_out como se muestra en la figura 3. El primer salto 3 requerido se dirigirá a un área, que no dañará la integridad anteriormente mencionada del dato almacenado, en contraste a un segundo salto 4 el cual es más largo que el primero. El último caso no será por lo tanto realizado sino que la salida debe ser acelerada hasta que la siguiente dirección requerida esté fuera del intervalo prohibido 6 o el bloque ECC completo debe ser desechado. La decisión depende del progreso en completar el bloque ECC y sobre la distancia de salto. Las figuras 4 y 5 muestran la configuración de las peticiones de salto hacia atrás BK J bajo la circunstancia en que una memoria intermedia en toa . »#*- *.fe* «ÉM¡i^.riifeaa& ate dirección addr_in es más alta que la memoria intermedia fuera de dirección addr_out como se muestra en la figura 4, y bajo la circunstancia en que una memoria intermedia en dirección addr_m es más baja que la memoria intermedia fuera de dirección addr_out como se muestra en la figura 5. El primer salto 3 más corto señala al intervalo permitido, y puede continuar la entrada pero debe tener la salida hasta que la distancia entre la dirección de entrada y la dirección de salida es la distancia nominal. En el caso de un segundo salto 4 más largo, la siguiente dirección de entrada requerida de la señal de memoria intermedia en dirección addr_in señala a un área que no es todavía enviada fuera de la memoria intermedia BUF; asumiendo que los últimos datos fueran corrompidos la salida es detenida y el área de los datos de salida es sobrescrita. Una estrategia diferente es detener la entrada y la salida de la memoria intermedia BUF hasta que la dirección de entrada de la memoria intermedia en la señal de la dirección addr_in señala a un área permitida. En ambas estrategias los posibles datos corrompidos 10 son ya enviados fuera. La figura 6 ilustra el comportamiento de la modalidad de varios saltos en la entrada, y el .isÉAil comportamiento de las direcciones de salida. Esto demuestra que la mayoría de los saltos son suavizados. La figura 6 muestra un intervalo de dirección AR de la memoria intermedia BUF sobre un eje de tiempo t . La dirección de entrada de la memoria intermedia en la señal de dirección addr_in provoca una dirección de salida de la memoria intermedia fuera de la señal de dirección addr_out después de alguna distancia, a pesar de los saltos como JMP que son evidentemente suavizados. En el caso de saltos físicos no será realizado ningún uso de los sectores actualmente leídos. En este caso, una bandera de tensión stop_flag es activada como se muestra en la figura 1. Ésta es independiente de si los sectores actualmente leídos han sido o no completados. El proceso de dirección será reiniciado completamente en tal caso, y es generada una señal RST_RS para reajustar la operación de Reed-Solomon. En una segunda modalidad no mostrada la memoria intermedia BUF es utilizada simultáneamente como memoria intermedia de corrección para el primer paso del descodificador de Reed-Solomon. La única diferencia a la modalidad previamente descrita es un intervalo más restringido para los saltos debido a que se tiene que tomar en cuenta que la dirección de salto simple de la señal de memoria intermedia fuera de dirección addr_out de la primera modalidad está dividida en tres direcciones dedicadas a: • el cálculo y realización de la corrección interna del primer paso de un descodificador de Reed- Solomon utilizando el dato almacenado en la memoria intermedia BUF • el cálculo de los síndromes de la primera corrección exterior y 10 • la salida de los datos corregidos en el modo interno . Los términos de corrección interna y externa están relacionados a los modos de corrección conocidos dentro de un descodificador de Reed-Solomon. 15 Las decisiones realizadas en la modalidad previa sobre la dirección de salida de la señal de memoria intermedia fuera de dirección addr_out tienen que ser por lo tanto realizadas ahora sobre la más limitante de estas direcciones. La implementación 20 necesita un esquema de tiempo más restrictivo dependiendo de las necesidades del descodificador de Reed-Solomon. De tal manera, el descodificador de Reed- Solomon no obtendrá bloques ECC desordenados por una 25 memoria intermdia inteligente IBUF que conduce a menos ? i RAM necesaria y un alto rendimiento del conjunto de circuitos completo. La memoria intermedia inteligente IBUF de acuerdo a esta modalidad es utilizada como un almacenamiento de corrección de primer paso también del descodificador de Reed-Solomon. El método y el arreglo descritos aquí son dados como ejemplos únicamente, y una persona experta en la técnica puede realizar otras modalidades de la invención mientras que permanece en el alcance de la invención . La memoria intermedia inteligente IBUF de acuerdo a la invención es particularmente ventajosa ya que ésta puede ser fácilmente utilizada para diversos tipos de sistemas de corrección de error.

Claims

REIVINDICACIONES

1. Un aparato para una preparación de datos para un descodificador de Reed-Solomon que comprende: una memoria inteligente enfrente de un descodificador de Reed-Solomon en el cual los datos recibidos son analizados respecto a la integridad si los datos pueden o no ser reparados por el descodificador de Reed- Solomon . 10

2. Aparato de conformidad con la reivindicación 1, en donde la memoria intermedia está conectada vía una línea de datos a un bloque de adquisición, así como a un bloque de control de 15 dirección para evaluar las señales de dirección de cuadro y el identificador de sector concerniente a una integridad con una longitud de bloque ECC.

3. Aparato de conformidad con la 20 reivindicación 1, en donde la memoria intermedia inteligente es controlada por un reloj independiente que tiene una frecuencia más alta, que una frecuencia máxima de datos de entrada en la línea de datos suministrada a la memoria intermedia. 25 4 m Imi liw f J*fc j

4. Aparato de conformidad con la reivindicación 1, en donde la memoria intermedia inteligente es un medio de almacenamiento normalmente utilizado enfrente de un descodificador de Reed-Solomon de un reproductor de DVD.

5. Aparato de conformidad con la reivindicación 1, en donde la memoria intermedia inteligente puede detener una corrección interna/externa de primer paso, actual, del descodificador de Reed-Solomon y resincroniza en el siguiente límite del bloque ECC.

6. Aparato de conformidad con la reivindicación 1, en donde la memoria intermedia inteligente es utilizada para una corrección de Reed- Solomon de primer paso que tiene que ver con las hileras de un bloque ECC.

7. Aparato de conformidad con la reivindicación 1, en donde la memoria intermedia es construida como arreglo de almacenamiento con compuertas dobles para manejar esquemas de tiempo independientes para los datos de salida y los datos de entrada sobre la línea de datos, de modo que puede ser escrita y leída asincrónicamente o es alternativamente construida con una compuerta de entrada/salida y un lógico de control que previene las peticiones de entrada y salida coincidentes.

8. Aparato de conformidad con la reivindicación 2, en donde un reloj de datos de entrada es derivado a partir del bloque de adquisición y aplicado al bloque de control de dirección y vía una 10 compuerta Y (&) y también suministrada por una señal de habilitación de entrada de la memoria intermedia proporcionada por el bloque de control de dirección hacia la memoria intermedia. 15

9. Aparato de conformidad con la reivindicación 2, en donde los contadores para una dirección de cuadro esperada y para el identificador de sector siguen las señales de sincronización a partir del bloque de adquisición, y en casos de defectos 20 fueron incrementados o disminuidos independientemente de la entrada actual.

10. Un método para una preparación de datos para un descodificador de Reed-Solomon, que comprende 25 los pasos de: un almacenamiento en la memoria intermedia de los datos que entran en direcciones que dependen de la hilera en una memoria intermedia siempre y cuando un bloque ECC que entra pueda ser reparado por el descodificador de Reed-Solomon.

11. Un método de conformidad con la reivindicación 10, caracterizado porque: los datos son almacenados en la memoria intermedia en direcciones que dependen de la hilera con base en el orden descodificado a partir de las señales sincrónicas que entran por un bloque de control de dirección en una memoria intermedia que proporciona las direcciones siempre y cuando el descodificador de Reed-Solomon sea capaz de reparar un bloque ECC que entra y en un caso en que un bloque ECC no pueda ser corregido, proporciona una señal de reajuste para cancelar la etapa de primer proceso del procesamiento del bloque ECC.

12. Un método de conformidad con la reivindicación 11, en donde los datos son analizados respecto a la dirección del cuadro, el identificador de sector y el número de bloque ECC descodificado por un bloque de adquisición, y donde un salto o el cambio más probable en las direcciones esperadas es asumido cuando únicamente ha sido detectada una dirección de cuadro incompleta y un identificador de sector definido y ningún número de bloque ECC.

13. Un método de conformidad con la reivindicación 12, en donde si el identificador de sector completo es disponible, los bitios más significativos de un identificador de sector son utilizados para sincronizar un contador interno dentro 10 del bloque de control de dirección.

14. Un método de conformidad con la reivindicación 10, en donde los saltos de datos sucesivos en el caso de perturbaciones de cuadro o de 15 sector no influyen la integridad de los bloques ECC, si una distancia es no mayor que una distancia predeterminada .

15. Un método de conformidad con la 20 reivindicación 14, en donde la distancia es no mayor que la mitad de la longitud de la memoria intermedia libre .

16. Un método de conformidad con la 25 reivindicación 14, en donde no se proporcionan Igi? m^^jjí indicadores de dirección de cuadro si una siguiente dirección de cuadro válido es encontrada durante la longitud de cuadro de la primera mitad.

17. Un método de conformidad con la reivindicación 14, en donde un contador circular para la dirección de entrada en un bloque de control de dirección es incrementado/disminuido en el intervalo del tamaño de la memoria intermedia, de una memoria intermedia basada en las direcciones esperadas para un bloque ECC, un identificador de sector y una dirección de cuadro .

18. Un método de conformidad con la reivindicación 14, en donde al comienzo y en el caso de la resincronización, la dirección de entrada correspondiente a una señal de dirección fuera de memoria intermedia es ajustada a cero, y en estos casos y cuando la distancia entre la dirección de entrada y la dirección de salida es menor que una distancia por omisión, el proceso de dirección de salida espera hasta que éste es alcanzado, y si debido a los saltos de la dirección de entrada se incrementa la distancia, son generadas direcciones de salida con velocidad plena de reloj de salida hasta que es alcanzada nuevamente la distancia por omisión.

19. Un método de conformidad con la reivindicación 14, en donde en el caso de un salto directo o hacia adelante si un salto se dirige a un área no bloqueada de la memoria intermedia de longitud determinada el nuevo almacenamiento no daña la integridad de los datos ya almacenados y si en contraste, un salto dentro del área de almacenamiento bloqueada de la memoria intermedia de la longitud determinada es requerido, el salto no será realizado sino que la salida es acelerada hasta que la siguiente dirección de entrada requerida está fuera de un intervalo prohibido.

20. Un método de conformidad con la reivindicación 14, en donde en el caso de un salto hacia atrás si un salto se dirige hacia un área no bloqueada de la memoria intermedia de longitud determinada, el nuevo almacenamiento no dañará la integridad de los datos almacenados y la entrada puede continuar pero debe tener la salida hasta que la distancia entre la dirección de entrada y de salida sea la distancia nominal, y si en contraste un salto dentro ^^M. .^,,^ Li,.. ¿¿¿áü J É^gm^g de un área de almacenamiento bloqueada de la memoria intermedia de longitud determinada es requerido, la dirección de entrada de la señal de memoria intermedia en dirección es actualizada pero el dato no es almacenado hasta que la siguiente señal de memoria intermedia en dirección señala a un área de memoria intermedia permitida.

21. Un método de conformidad con la reivindicación 10, en donde en el caso de saltos físicos de una recolección de un jugador no se hace uso de los sectores actualmente leídos, es activada una bandera de detención independientemente de si los sectores actualmente leídos han sido o no completados, el proceso de dirección es reiniciado completamente y es generada una señal para reajustar la operación de Reed-Solomon.

22. Un método de conformidad con la reivindicación 10, que comprende los pasos de: la generación de una dirección de cuadro esperada y el identificador de sector, generando una memoria intermedia en la señal de dirección para escribir datos en una memoria intermedia, con base en las direcciones esperadas para un bloque ECC, el identificador de sector y la dirección de cuadro, la generación de dirección de salida para leer datos de salida desde la memoria intermedia hacia el descodificador de Reed- Solomon.

23. Un método de conformidad con la reivindicación 22, en donde una dirección de salida simple de una memoria intermedia fuera de la señal de dirección de la memoria intermedia, es extendida a tres direcciones dedicadas a un cálculo, y una realización de una corrección interna de primer paso de un descodificador de Reed-Solomon, utilizando datos almacenados en la memoria intermedia, y el cálculo de los síndromes de una primera corrección exterior y una salida de datos corregida en el modo de corrección interna .