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KR980006533A - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

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KR980006533A KR1019960025024A KR19960025024A KR980006533A KR 980006533 A KR980006533 A KR 980006533A KR 1019960025024 A KR1019960025024 A KR 1019960025024A KR 19960025024 A KR19960025024 A KR 19960025024A KR 980006533 A KR980006533 A KR 980006533A
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Abstract

본 발명은 소자 특성이 개선된 반도체 장치 및 그 제조방법이 개시된다. 개시된 본 발명은, 제 1 P웰에는 접지 전압이 인가되고, 제2 P웰에는 네가티브 전압이 인가되는 반도체 장치에 장치에 있어서, 제2 P웰 표면의 문턱 전압 조절층을 N형의 불순물과 P형의 불순물이 카운터 도핑되어 형성되고, 이로써 제2 P웰의 문턱 전압 조절층은 제1 P웰의 문턱 전압 조절층의 농도보다 낮은 농도를 갖으로, 제2 P웰의 문턱 접압은 제1 P셀의 문턱 전압 보다 낮아지게 된다. 따라서 별도의 전압을 인가하여도, 제1 및 제 2 P웰에 형성되는 모스 트랜지스터의 문턱 전압은 동일한 값을 갖게 된다.

Description

반도체 장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1a도 내지 제1d도 또는 본 발명에 따른 반도체 장치 및 그 제조방법을 설명하기 위한 단면도.

Claims (12)

  1. 전도성을 갖는 반도체 기판; 반도체 기판의 적소에 제1 P웰과, 제2 P웰과 N웰 예정 영역 사이 및 액티브 예정 사이를 전기적으로 분리하기 위한 필드 산화막; 상기 제2 P웰 예정 영역하부의 반도체 기판의 내부에 황방향의 형성된 N형의 매몰층; 상기 반도체 기판의 N웰 예정 영역 및 상기 N형의 매몰층의 가장자리 영역 형성되는 N웰; 상기 N웰이 형성되지 않는 반도체 기판 내부에 형성되는 제1 및 제2 P웰을 포함하며, 상기 제2 P웰은 N형의 매몰층 및 N형의 매몰층 가장자리에 형성된 N웰 영역으로 둘러싸인 반도체 기판 내부에 형성되는 것을 특징 하는 반도체 장치.
  2. 반도체 기판의 제1 및 제2 P웰 예정 영역과 N웰 예정 영역 사이 및 액티브 예정 영역사이에 필드 산화막을 형성하는 단계; 반도체 기판의 제2 P웰 예정 영역의 반도체 기판 내부에 N형의 매몰층을 형성하는 단계; 상기 N형매몰층이 형성된 반도체 기판 표면에 제1 문턱 전압 조절층을 형성하는 단계; 상기 반도체 기판의 N웰 예정 영역 및 상기 N형의 매몰층 가장자리 영역상에, N형의 매몰층과 일부분 접합하도록 N웰을 형성하는 단계; 상기 N웰이 형성되지 않는 영역에 제1 P웰과, N웰 및 N형의 매몰층으로 둘러싸여진 부분에 제2 P웰을 동시에 형성하는 단계; 상기 제1 및 제2 P웰 영역의 기판 표면에 제2 문턱 전압 조절층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제2항에 있어서, 상기 N형의 매몰층을 형성하는 단계는, 반도체 기판의 제 2P웰 예정 영역이 노출되도록 제1 마스크 패턴을 형성하는 단계; 상기 제1 마스크 패턴을 이온 주입 마스크로 하여, 인(P) 원자를 1 내지 2MeV의 에너지와 1×1012∼5 ×1013ion/㎠의 농도로서 이온 주입하는 단계; 및 제1 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제3항에 있어서, 상기 제1 마스크 패턴의 두께는 3 내지 5㎛인것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제2항에 있어서, 상기 제1 문턱 전압 조절층은 N형의 불순물을 이온 주입하여 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제5항에 있어서, 상기 제1 문턱 전압 조절층은 인(P) 원자를 30 내지 80KeV의 에너지와 2×1011~5×1012n/㎠의 농도로 이온 주입하여 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제2항에 있어서, 상기 N웰을 형성하는 단계는, N웰 예정 영역이 노출되도록 제2 마스크 패턴을 형성하는 단계;상기 제2 마스크 패턴을 이온 주입 마스크로 하여, 인(P)원자를 700KeV 내지 1.5 MeV의 에너지와 5×1012~5×1013n/㎠의 농도로서 주입하는 단계; 및 제2 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제7항에 있어서, 상기 제2마스크 패턴의 두께는 2 내지 4㎛인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제2항에 있어서, 상기 제1 및 제2 P웰 형성단계는, 반도체 기판의 P웰 예정 영역이 노출되도록 제3 마스크 패턴을 형성하는 단계; 상기 제3 마스크 패턴을 이온 주입 마스크로 하여 보론(boron) 이온을 500 내지 700KeV 의 에너지와 1×1013~5×1013n/㎠의 농도로서 이온 주입하여 제1 P웰 및 제 2 P웰을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제9항에 있어서, 상기 제2마스크 패턴의 두께는 2 내지 4㎛인 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제2항에 있어서, 상기 제 2 문턱 전압 조절 이온은 P형의 불순물을 주입하여 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제2항에 있어서, 상기 제2 문턱 전압 조절층은 보론을 이용하여 70내지 120 KeV의 에너지와 5×1012∼5×1013ion/㎠의 농도로 1차 이온 주입하고, 10 내지 30는 KeV 의 에너지와 1×1012∼5×1013ion/㎠의 농도의 보론 이온을 이용하여 2차적 이온 주입하여, 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
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