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KR970705237A - 공급 및 인터페이스로 구성 가능한 입력/출력 버퍼(supply and interface configurable input/output buffer) - Google Patents

공급 및 인터페이스로 구성 가능한 입력/출력 버퍼(supply and interface configurable input/output buffer) Download PDF

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KR970705237A
KR970705237A KR1019970700562A KR19970700562A KR970705237A KR 970705237 A KR970705237 A KR 970705237A KR 1019970700562 A KR1019970700562 A KR 1019970700562A KR 19970700562 A KR19970700562 A KR 19970700562A KR 970705237 A KR970705237 A KR 970705237A
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KR
South Korea
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node
channel transistor
output
input
stage
Prior art date
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Application number
KR1019970700562A
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Inventor
마이클 샤이
마크 코에덜
Original Assignee
존 엠. 클락3세
내쇼날 세미컨덕터 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Abstract

입력/출력 버퍼는, 양방향 노드, 출력 스테이지(24), 입력 스테이지(26) 및, 제어 회로를 포함한다. 출력 스테이지(24)는 양방향노드를 풀-업하는 전압 공급노드와 양방향 노드 사이에 연결된 제1의 n-채널 트랜지스터와, 양방향 노드를 풀-업하는 전압 공급 노드와 양방향 노드 사이에 연결된 제1및 제2의 p-채널 트랜지스터를 가진다. 입력스테이지(26)는 양방향 노드와 제1의 중간 노드 사이에 연결된 제1의 인버터 스테이지와. 양방향 노드와 제2의 중간 노드 사이에 연결된 제2인버터 스테이지를 가진다. 또한 입력 스테이지(26)는 제1의 중간 노드와 접지 노드 사이에 연결된 제2의 n-채널 트랜지스터와 제2중간 노드와 접지 노드 사이에 연결된 제3의 n-채널 트랜지스터를 가진다. 제어 회로는 출력 스테이지와 입력 스테이지에 연결되며, 출력 모드에 있을 때 출력 스테이즈를 인에이블시키고 입력 모드에 있을 때 출력 스테이지를 디스에이블시킨다. 제어 회로는 제1모드를 가지며, 이것은 전압 공급 노드에서 나타나는 제1의 전압 공급 레벨로 작동되도록 제1의 n-채널 트랜지스터를 인에이블시키고 제1 및 제2의 p-채널 트랜지스터를 디스에이블시키며, 이후에 제2인버터 스테이지를 인에이블시키고 제3의 n-채널 트랜지스터를 턴-오프시킨다.

Description

공급 및 인터페이스로 구성 가능한 입력/출력 버퍼(SUPPLY AND INTERFACE CONFIGURABLE INPUT/OUTPUT BUFFER)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도은 본 발명에 따른 I/O버퍼를 도시하는 블록 다이아그램이다.

Claims (12)

  1. 출력 노드 : 출력 노드와 출력 노드를 풀-업(pull-up)시키는 전압 공급 노드 사이에 연결된 제1의 n-채널 트랜지스터; 출력 노드와 출력 노드를 풀-업 시키는 전압 공급 노드 사이 연결된 제1의 p-채널의 트랜지스터; 출력 노드와 출력 노드를 풀-업시키는 전압 공급 노드 사이에 연결된 제2의 p-채널 트랜지스터 및; 제1 및 제2의 p-채널 트랜지스터를 디스에이블시키고 전압 공급 노드에서 나타나는 제1의 전압 공급 레벨로 작동되도 제1의 n-채널 트랜지스터를 인에이블시키며, 전압 공급 노드에서 나타나는 제2전압 공급 레벨로 작동되도록 제1및 제2의 p-채널 트랜지스터를 인에이블시키는 제어 회로를 포함하는 버퍼 회로.
  2. 제1항에 있어서, 제1의 n-채널 트랜지스터를 턴온(turn-on)시키는 제어회로와 제1의 n-채널 트랜지스터의 게이트에 연결된 전압 레귤레이터를 더 포함하는 버퍼 회로.
  3. 제1항에 있어서, 제1의 p-채널 트랜지스터가 턴-오픈 이후의 지연 시간 주기에 제2의 p-채널 트랜지스터를 턴온시키도록 제어 회로 및 제2의 p-채널 트랜지스터의 게이트에 연결된 지연 회로를 더 포함하는 것을 특징으로 하는 버퍼 회로.
  4. 주 입력 노드; 제1 및 제2중간 노드; 제1의 중간 노드에 연결된 출력 노드와 주 입력 노드에 연결된 입력 노드를 가지는 제1의 인버터 스테이지; 제1의 중간 노드와 접지 노드 사이에 연결된 제1의 n-채널 트랜지스터; 주 입력노드에 연결된 입력 노드와 제2의 중간 노드에 연결된 출력 노드를 가지는 제2의 인버터 스테이지; 제2의 중간 노드와 접지 노드 사이에 연결된 제2의 n-채널 트랜지스터; 제1및 제2의 인버터 스테이지와 제1 및 제2의 n-채널 트랜지스터에 연결되며, 제2인버터 스테이지를 인에이블시키고 제2의 n-채널 트랜지스터를 턴-오프(turn-off)시키는 제1모드와, 제1의 인버터 스테이지를 인에이블시키고 제1의 n-채널 트랜지스터를 턴-오프(turn-off)시키는 제2모드를 가지는 제어 회로를 포함하는 버퍼 회로.
  5. 제4항에 있어서, 제1의 모드는 제1의 인버터 스테이지를 디스에이블시키고 제1의 n-채널 트랜지스터를 턴-온(turn-on)시키며, 제2모드는 제2인버터 스테이지를 인에이블시키고 제1의 n-채널 트랜지스터를 턴-오프(turn-off)시키는 것을 특징으로 하는 버퍼 회로.
  6. 제4항에 있어서, 제1중간 노드에 연결된 하나의 입력과 제2의 중간 노드에 연결된 다른 입력을 가지는 NOR게이트를 포함하는 것을 특징으로 하는 버퍼 회로.
  7. 양방향 노드; 양방향 노드를 풀-업하는 전압 공급 노드와 양방향 노드 사이에 연결된 제1의 n-채널 트랜지스터 및, 양방향 노드를 풀-업하는 전압 공급 노드와 양방향 노드 사이에 연결된 제1 및 제2의 p-채널 트랜지스터를 가지는 출력 스테이지; 양방향 노드와 제1의 중간 노드 사이에 연결된 제1의 인버터 스테이지와 양방향 노드와 제2의 주간 노드 사이에 연결된 제2의 인버터 스테이지를 가지며, 제1의 중간 노드와 접지 노드 사이에 연결된 제2의 n-채널 트랜지스터와 제2의 중간 노드와 접지 노드 사이에 연결된 제3의 n-채널 트랜지스터를 가지는 입력 스테이지 및; 출력 스테이지와 입력 스테이지에 연결되고, 출력 모드에 있을 때 출력 스테이지를 인에이블시키고 입력 모드에 있을때 출력 스테이지를 디스에이블시키며, 전압 공급 노드에서 나타나는 제1의 전압 공급 레벨로 작동되도록 제1의 n-채널 트랜지스터를 인에이블시키고 제1 및 제2의 p-채널 트랜지스터를 디스에이블시키며 제2의 인버터스테이지를 인에이블시키고 제3의 n-채널 트랜지스터를 턴-오프(turn-off)시키는 제어 회로를 포함하는 입력/출력 버퍼.
  8. 제7항에 있어서, 제어 회로는 제2모드를 포함하며, 이것은 전압 공급 노드에서 나타나는 제2의 전압 공급 레벨로 작동되도록 제1및 제2의 p-채널 트랜지스터를 인에이블시키고, 제1의 인버터 스테이지를 인에이블시키며 제2의 n-채널 트랜지스터를 턴-오프시키는 것을 특징으로 하는 버퍼 회로.
  9. 제8항에 있어서, 제1모드는 제1의 인버터 스테이지를 디스에이블시키며 제2의 n-채널 트랜지스터를 턴-온시키고; 제2모드는 제2인버터 스테이지를 디스에이블시키고 제1의 n-채널 트랜지스터를 턴-온시키는 것을 특징으로 하는 버퍼 회로.
  10. 제7항에 있어서, 제1의 n-채널 트랜지스터의 게이트와 제1의 n-채널 트랜지스터를 턴온시키는 제어 회로에 연결된 전압 레굴레이터를 더 포함하는 것을 특징으로 하는 버퍼 회로.
  11. 제7항에 있어서, 제1의 p-채널 트랜지스터가 턴-온된 이후의 지연 시간 주기에 제2의 p-채널 트랜지스터를 턴-온시키도록 제어 회로와 제2 p-채널 트랜지스터의 게이트에 연결된 지연 회로를 더 포함하는 것을 특징으로 하는 버퍼 회로.
  12. 제7항에 있어서, 제1중간 노드에 연결된 하나의 입력과 제2중간 입력노드에 연결된 다른 입력을 가지는 NOR게이트를 더 포함하는 것을 특징으로 하는 버퍼 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임
KR1019970700562A 1995-05-26 1996-05-23 공급 및 인터페이스로 구성 가능한 입력/출력 버퍼(supply and interface configurable input/output buffer) Ceased KR970705237A (ko)

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US08/452,365 US5612637A (en) 1995-05-26 1995-05-26 Supply and interface configurable input/output buffer
US08/452,365 1995-05-26
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