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KR970705174A - 실리콘 캐패시터 제조 방법(process for producing a silicon capacitor) - Google Patents

실리콘 캐패시터 제조 방법(process for producing a silicon capacitor) Download PDF

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KR970705174A
KR970705174A KR1019970700740A KR19970700740A KR970705174A KR 970705174 A KR970705174 A KR 970705174A KR 1019970700740 A KR1019970700740 A KR 1019970700740A KR 19970700740 A KR19970700740 A KR 19970700740A KR 970705174 A KR970705174 A KR 970705174A
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germanium
doped
conductive
hole opening
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Application number
KR1019970700740A
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요제프 빌러
헤르만 벤트
헤르베르트 셰퍼
Original Assignee
로더리히 네테부쉬·롤프 옴케
지멘스 악티엔게젤샤프트
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Publication date
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Abstract

실리콘 캐패시터를 제조하기 위하여, 홀 개구부가 n-도핑된 실리콘 기판(1)에 형성되는데, 상기 홀 개구부 표면에는 도핑에 의해 도전 대역(40)이 형성되고, 유전체층(6) 및 도전층(7)이 제공된다. 상기 도전 대역(40)의 도핑에 의해 야기되는 상기 실리콘 기판(1)의 기계적 변형을 보정하기 위해, 상기 도전 대역(40)은 게르마늄 도핑층으로부터 외부 확산되는 게르마늄에 의해 부가적으로 도핑된다.

Description

실리콘 캐패시터 제조 방법(PROCESS FOR PRODUCING A SILICON CAPACITOR).
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 유전체층과 도전층을 증착하고, 도전층과 도전 대역에 대한 콘택트를 형성한후 실리콘 기판을 도시하는 도면.

Claims (11)

  1. 적어도 하나의 실리콘 캐패시터를 제조하는 방법에 있어서, 다수의 홀 개구부(2)가 전기 화학적 에칭에 의해 n-도핑된 실리콘 기판(1)의 주표면(11)에 형성되고, 상기 홀 개구부(2)의 표면을 따라 전기적 활성화 도판트를 가지는 도전 대역(40)이 형성되고, 게르마늄 도핑층(3)이 상기 홀 개구부(2)의 표면에 형성되어 상기 도전 대역(4)이 게르마늄(4)으로 도핑되고, 상기 도전 대역(40)의 표면에 유전체층(6)과 도전층(7)이 제공되며, 상기 도전층(7)과 상기 도전 대역(40)이 각각 콘택트(8,9)를 가지는 것을 특징으로 하는 방법.
  2. 제 1항에 있어서, 상기 도전 대역(40)은 상기 게르마늄 도핑 층(3)으로부터 외부 확산에 의해 도핑되는 것을 특징으로 하는 방법.
  3. 제 2항에 있어서, 상기 게르마늄 도핑층(3)은 Ge(OCH3)4와 Si(OC2H5)4를 포함하는 공정 가스를 사용하여 대기압에서 CVD증착에 의해 증착되는 것을 특징으로 하는 방법.
  4. 제 1항에 있어서, 에피텍시 동안 게르마늄 함유 화합물을 부가함으로써 게르마늄 인 시튜로 도핑되는 실리콘층(3')이 에피텍시에 의해 상기 홀 개구부(2')의 표면에 형성되는 것을 특징으로 하는 방법.
  5. 제 4항에 있어서, 추가 비도핑된 실리콘층(4)이 에피텍시에 의해 상기 게르마늄 도핑된 실리콘층(3')상에 성장되며, 상기 도전층(40')이 게르마늄 도핑된 실리콘층(3'), 상기 비도핑된 실리콘층(4') 및 상기 홀 개구부(2)의 인접한 표면(5') 내에 형성되는 것을 특징으로 하는 방법.
  6. 제 1항 내지 제 5항중 어느 한 항에 있어서, 상기 전기적 활성화 도판트는 외부 확산에 의해 상기 전기적 활성화 도판트로 도핑된 층(5)으로부터 상기 도전 대역(40)내로 유입되는 것을 특징으로 하는 방법.
  7. 제 1항 내지 제 6항 중 어느 한 항에 있어서, 상기 도전 대역(40)은 인에 대해 5ㆍ1019cm-3내지 8ㆍ1020cm-3과 게르마늄에 대해 5ㆍ1019cm-3내지 5ㆍ1021cm-3, 또는 붕소에 대해 3ㆍ1019cm-3내지 3ㆍ1020cm-3과 게르마늄에 대해 5ㆍ1019cm-3내지 5ㆍ1021cm-3의 도판트 농도를 가지는 것을 특징으로 하는 방법.
  8. 제 1항 내지 제 7항 중 어느 한 항에 있어서, 상기 홀 개구부(2)를 형성하기 위한 전기 화학적 에칭은 상기 주표면(11)이 접촉하는 플루오르화물 함유 산성 전해질내에서 수행되고, 상기 실리콘 기판(1)이 애노드로서 접속되도록 상기 전해질과 상기 실리콘 기판(1) 사이에 전압이 인가되며, 상기 주표면(11)에 마주보게 위치된 실리콘 기판(1)의 후면(12)은 상기 전기 화학적 에칭 동안에 일루미네이팅되는 것을 특징으로 하는 방법.
  9. 제 8항에 있어서, 상기 홀 개구부(2)는 0.5㎛ 내지 10㎛의 직경과 50㎛ 내지 300㎛의 깊이로 형성되며, 30 내지 300의 종횡비를 가지는 것을 특징으로 하는 방법.
  10. 제 1항 내지 제 9항 중 어느 한 항에 있어서, 상기 유전체층(6)은 순차적 층(SiO2/Si3N4/SiO2)을 가지는 다중층으로서 SiO2와 Si3N4의 조합 형태에 의해 형성되는 것을 특징으로 하는 방법.
  11. 제 1항 내지 제 10항 중 어느 한 항에 있어서, 상기 도전층(7)은 도핑 폴리실리콘의 기상 증착에 의해 형성되는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970700740A 1994-08-09 1995-08-07 실리콘 캐패시터 제조 방법(process for producing a silicon capacitor) KR970705174A (ko)

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DEP4428195.1 1994-08-09
PCT/DE1995/001036 WO1996005620A1 (de) 1994-08-09 1995-08-07 Verfahren zur herstellung eines siliziumkondensators

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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19701935C1 (de) * 1997-01-21 1997-12-11 Siemens Ag Verfahren zur Herstellung eines Siliziumkondensators
DE19713052A1 (de) * 1997-03-27 1998-10-01 Siemens Ag Kondensatorstruktur
US6100132A (en) * 1997-06-30 2000-08-08 Kabushiki Kaisha Toshiba Method of deforming a trench by a thermal treatment
US6384466B1 (en) * 1998-08-27 2002-05-07 Micron Technology, Inc. Multi-layer dielectric and method of forming same
DE10120053A1 (de) * 2001-04-24 2002-11-14 Infineon Technologies Ag Stressreduziertes Schichtsystem
US6797992B2 (en) * 2001-08-07 2004-09-28 Fabtech, Inc. Apparatus and method for fabricating a high reverse voltage semiconductor device
DE10158798A1 (de) * 2001-11-30 2003-06-18 Infineon Technologies Ag Kondensator und Verfahren zum Herstellen eines Kondensators
DE10162900C1 (de) * 2001-12-20 2003-07-31 Infineon Technologies Ag Verfahren zur Herstellung niederohmiger Elektroden in Grabenkondensatoren
US6984860B2 (en) * 2002-11-27 2006-01-10 Semiconductor Components Industries, L.L.C. Semiconductor device with high frequency parallel plate trench capacitor structure
DE102005030638A1 (de) * 2005-06-30 2007-01-11 Infineon Technologies Ag Halbleiterschaltungsanordnung und Verfahren zu deren Herstellung
US8558964B2 (en) * 2007-02-15 2013-10-15 Baxter International Inc. Dialysis system having display with electromagnetic compliance (“EMC”) seal
US7670931B2 (en) * 2007-05-15 2010-03-02 Novellus Systems, Inc. Methods for fabricating semiconductor structures with backside stress layers
US8742541B2 (en) * 2010-12-09 2014-06-03 Tessera, Inc. High density three-dimensional integrated capacitors
US8502340B2 (en) 2010-12-09 2013-08-06 Tessera, Inc. High density three-dimensional integrated capacitors
US8487405B2 (en) 2011-02-17 2013-07-16 Maxim Integrated Products, Inc. Deep trench capacitor with conformally-deposited conductive layers having compressive stress
US8592883B2 (en) * 2011-09-15 2013-11-26 Infineon Technologies Ag Semiconductor structure and method for making same
DE102018217001B4 (de) * 2018-10-04 2020-06-25 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung von Halbleiterkondensatoren unterschiedlicher Kapazitätswerte in einem Halbleitersubstrat

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4889492A (en) * 1986-05-07 1989-12-26 Motorola, Inc. High capacitance trench capacitor and well extension process
US4782036A (en) * 1986-08-29 1988-11-01 Siemens Aktiengesellschaft Process for producing a predetermined doping in side walls and bases of trenches etched into semiconductor substrates
US5354710A (en) * 1988-01-14 1994-10-11 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor devices using an adsorption enhancement layer
RU2082258C1 (ru) * 1991-08-14 1997-06-20 Сименс АГ Схемная структура с по меньшей мере одним конденсатором и способ ее изготовления
DE4418430C1 (de) * 1994-05-26 1995-05-11 Siemens Ag Verfahren zur Herstellung eines Siliziumkondensators

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FI970543L (fi) 1997-02-07

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