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KR970054360A - 반도체소자의 트랜지스터 형성방법 - Google Patents

반도체소자의 트랜지스터 형성방법 Download PDF

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Publication number
KR970054360A
KR970054360A KR1019950046983A KR19950046983A KR970054360A KR 970054360 A KR970054360 A KR 970054360A KR 1019950046983 A KR1019950046983 A KR 1019950046983A KR 19950046983 A KR19950046983 A KR 19950046983A KR 970054360 A KR970054360 A KR 970054360A
Authority
KR
South Korea
Prior art keywords
forming
gate electrode
trench
semiconductor device
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
KR1019950046983A
Other languages
English (en)
Inventor
김승준
Original Assignee
김주용
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업 주식회사 filed Critical 김주용
Priority to KR1019950046983A priority Critical patent/KR970054360A/ko
Publication of KR970054360A publication Critical patent/KR970054360A/ko
Withdrawn legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/01Manufacture or treatment
    • H10D30/021Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00Electrodes of devices having potential barriers
    • H10D64/60Electrodes characterised by their materials
    • H10D64/66Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 반도체소자의 트랜지스터 형성방법에 관한 것으로, 게이트전극마스크를 이용한 식각공정으로 상기 반도체기판에 트렌치를 형성하고 전체표면상부에 게이트절연막을 형성한 다음, 상기 트렌치를 매립하는 게이트전극용 도전체를 형성하고 이를 평탄화식각하여 상기 트렌치에 소정두께로 남는 게이트전극용 도전체패턴을 형성한 다음, 상기 도전체패턴 상부에 선택적으로 금속층을 형성하고 이를 마스크로 하여 상기 반도체기판에 불순물층을 형성한 다음, 이를 확산시켜 소오스/드레인 접합을 형성함으로써 외확산에 의한 게이트전극용 도전체의 특성 및 신뢰성 저하를 방지할 수 있는 트랜지스터를 형성하여 접합누설전류를 감소시킴으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 트랜지스터 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2F도는 본 발명의 실시예에 따른 반도체소자의 트랜지스터 형성공정을 도시한 단면도.

Claims (5)

  1. 게이트전극마스크를 식각공정으로 반도체기판의 소정부분을 식각하여 트렌치를 형성하는 공정과, 상기 트렌치를 포함하는 전체표면상부에 게이트절연막을 형성하는 공정과, 상기 트렌치를 매립하는 게이트전극용 도전체를 전체표면상부에 형성하는 공정과, 상기 게이트전극용 도전체를 일정두께 평탄화식각하여 상기 트렌치 내부에 게이트전극용 도전체패턴을 형성하는 공정과, 상기 도전체패턴 상부에 금속층을 일정두께 선택적으로 형성하는 공정과, 전체표면상부에 불순물층을 이온주입하여 불순물층을 형성한 다음, 이를 확산시켜 소오스/드레인접합을 형성하는 공정을 포함하는 반도체소자의 트랜지스터 형성방법.
  2. 제1항에 있어서, 상기 트렌치는 800 내지 3500Å 두께 형성되는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  3. 제1항에 있어서, 상기 평탄화식각공정은 상기 게이트전극용 도전체 전체두께의 5 내지 70퍼센트가 식각되는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  4. 제1항에 있어서, 상기 금속층은 500 내지 2500Å 두께 형성되는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  5. 제1항에 있어서, 상기 소오스/드레인 접합은 상기 트렌치 깊이의 50 내지 150퍼센트 접합깊이로 형성되는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950046983A 1995-12-06 1995-12-06 반도체소자의 트랜지스터 형성방법 Withdrawn KR970054360A (ko)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000003980A (ko) * 1998-06-30 2000-01-25 김영환 반도체 소자의 트랜지스터 및 그 형성 방법
KR100481657B1 (ko) * 2000-12-27 2005-04-08 가부시끼가이샤 도시바 반도체 장치 및 그 제조 방법
KR100827515B1 (ko) * 2007-03-19 2008-05-06 주식회사 하이닉스반도체 반도체 소자의 제조방법

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Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19951206

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid