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KR970019805A - 정전방전을 제거하기 위한 억제회로 - Google Patents

정전방전을 제거하기 위한 억제회로 Download PDF

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KR970019805A
KR970019805A KR1019960034096A KR19960034096A KR970019805A KR 970019805 A KR970019805 A KR 970019805A KR 1019960034096 A KR1019960034096 A KR 1019960034096A KR 19960034096 A KR19960034096 A KR 19960034096A KR 970019805 A KR970019805 A KR 970019805A
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존 마이클 하그루브
하워드 스티븐 볼드맨
Original Assignee
제프리 엘. 포맨
인터내셔널 비지네스 머신즈 코포레이션
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    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
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Abstract

집적회로 칩을 입/출력 패드상의 정전방전이나 또는 잠재적으로 충격을 주는 다른 전압 과도현상으로부터 보호하기 위한 개선된 정전방전 억제회로가 개시된다. 억제회로는 입/출력 패드에 전기적으로 연결되고, 기판내에 형성된 기판 웰내 확산영역을 포함하는 다이오드를 구비한 방전회로를 포함한다. 확산영역은 집적회로의 입/출력 패드에 연결된다. 캐패시터는 정전방전중에 순방향 바이어스 모드로 다이오드를 유지하여 정전방전의 제거를 용이하게 하는 크기로 형성된다. 캐패시터는 구성에 따라 방전회로를 위한 보호 링(guard ring)으로 작용할 수 있는 트렌치 캐패시터(trench capacitor)를 포함한다. 트렌치 캐패시터를 억제회로내에 통합하는 것과 관련하여 유익한 기생효과(parasitic effect)가 또한 논의된다.

Description

정전방전을 제거하기 위한 억제회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
도3은 본 발명에 따른 ESD 억제회로의 구조도,
도4는 본 발명에 따른 도3의 ESD 억제회로의 구조적 일실시예의 단면도.

Claims (24)

  1. 집적회로의 입/출력 노드에서 정전방전(electrostatic discharge)을 제거하기 위한 억제회로에 있어서, 상기 정전방전을 제거하기 위해 상기 입/출력 노드에 전기적으로 연결되고, 기판내에 형성된 기판 웰내에 상기 집적회로의 상기 입/출력 노드에 연결되어 있는 확산영역을 포함하는 다이오드를 구비한 방전회로와; 상기 기판 웰을 상기 기판에 국소적으로 연결시키고, 상기 정전방전중에 상기 다이오드를 순방향 바이어스 모드로 유지시켜 상기 정전방전의 제거를 용이하게 하는 캐패시터를 포함하는 것을 특징으로 하는 정전 방전을 제거하기 위한 억제회로.
  2. 제1항에 있어서, 상기 기판 웰은 Vdd공급전원에 전기적으로 연결되고 상기 기판은 Vss접지전원에 전기적으로 연결되는 것을 특징으로 하는 정전 방전을 제거하기 위한 억제회로.
  3. 제1항에 있어서, 상기 캐패시터는 상기 기판 웰의 상부면으로부터 상기 기판 웰을 통하여 상기 기판내로 연장하는 트렌치 캐패시터를 포함하는 것을 특징으로 하는 정전 방전을 제거하기 위한 억제회로.
  4. 제3항에 있어서, 상기 트랜치 캐패시터는 유전체층으로 윤곽이 그려지고 폴리실리콘으로 채워진 트렌치를 포함하는 것을 특징으로 하는 정전 방전을 제거하기 위한 억제회로.
  5. 제3항에 있어서, 상기 트렌치 캐패시터는 상기 확산영역을 둘러싸서 상기 기판 웰내 상기 확산영역을 위한 보호 링으로써 작용하는 것을 특징으로 하는 정전 방전을 제거하기 위한 억제회로.
  6. 제1항에 있어서, 상기 확산영역, 상기 기판 웰 및 상기 기판은 수직 바이폴라 장치를 형성하고, 상기 캐패시터는 상기 정전방전이 발생할 때 상기 수직 바이폴라 장치내에 베이스 전류를 유도하여 상기 정전방전에 대해 상기 수직 바이폴라 장치의 턴-온을 향상하는 것을 특징으로 하는 정전 방전을 제거하기 위한 억제회로.
  7. 제6항에 있어서, 상기 확산영역은 P+확산영역을 포함하고, 상기 기판 웰은 N웰을 포함하며, 상기 기판은 P+기판을 포함하여 상기 수직 바이폴라 장치가 PNP바이폴라 트랜지스터를 포함하도록 하며, 상기 캐패시터는 상기 N웰을 상기 P+기판에 용량 결합시키는 것을 특징으로 하는 정전 방전을 제거하기 위한 억제회로.
  8. 제1항에 있어서, 상기 기판 웰은 제1기판 웰을 포함하고, 상기 방전회로는 상기 기판내에 형성된 제2 기판웰을 포함하고, 임의의 극성의 정전방전의 제거를 용이하게 하는 래터럴 바이폴라 장치는 상기 제1 기판 웰, 상기 기판 및 상기 제2 기판 웰에 의해 형성되는 것을 특징으로 하는 정전 방전을 제거하기 위한 억제회로.
  9. 제8항에 있어서, 상기 개패시터는 상기 제1 기판 웰의 상부면으로부터 상기 제1기판 웰을 통하여 상기 기판 내로 연장하고 상기 제1 기판 웰내 상기 확산영역을 둘러싸도록 구성되어 있는 트렌치 캐패시터인 것을 특징으로 하는 정전 방전을 제거하기 위한 억제회로.
  10. 제1항에 있어서, 상기 기판 웰은 내측 기판 웰을 포함하고, 상기 방전회로는 상기 기판내에 형성된 외측기판을 포함하고, 상기 캐패시터는 상기 외측기판 웰의 상부면으로부터 상기 외측기판 웰을 통하여 상기 기판내로 연장하며 내측기판 웰내 상기 확산영역에 대해 보호 링으로써 작용하는 트렌치 캐패시터를 포함하는 것을 특징으로 하는 정전 방전을 제거하기 위한 억제회로.
  11. 제1항에 있어서, 상기 억제회로는 상기 기판 웰을 상기 기판에 연결시키는 다수의 저장 노드 캐패시터들을 더 포함하고, 상기 캐패시터는 상기 다수의 저장 노드 캐패시터들중의 하나의 저장 노드 캐패시터를 포함하는 것을 특징으로 하는 정전 방전을 제거하기 위한 억제회로.
  12. 집적회로의 입/출력 노드에서 정전방전(electrostatic discharge)을 제거하기 위한 억제회로에 있어서, 상기 입/출력 노드에 전기적으로 연결되고, 제2도전형 반도체 물질내 제1도전형 반도체 물질의 인터페이스를 포함하고 상기 제1도전형 반도체 물질이 상기 입/출력 노드에 전기적으로 연결되도록 연결된 다이오드를 구비한 방전회로와; 상기 제2도전형 반도체 물질을 기판에 용량 결합시키고, 상기 정전방전중에 상기 다이오드를 순방향 바이어스 모드로 유지시켜 상기 정전방전의 제거를 용이하게 하는 크기로 만들어진 캐패시터를 포함하는 것을 특징으로 하는 정전방전을 제거하기 위한 억제회로.
  13. 제12항에 있어서, 상기 제2도전형 반도체 물질은 Vdd공급전원에 전기적으로 연결되고 상기 기판은 Vss접지전원에 전기적으로 연결되는 것을 특징으로 하는 정전방전을 제거하기 위한 억제회로.
  14. 제12항에 있어서, 상기 제1도전형 반도체 물질, 상기 제2도전형 반도체 물질 및 상기 기판은 수직 바이폴라 장치를 포함하고, 상기 캐패시터는 상기 정전방전이 발생할 때 상기 수직 바이폴라 장치내에 베이스 전류를 유도하여 상기 수직 바이폴라 장치의 턴-온을 향상하는 것을 특징으로 하는 정전 방전을 제거하기 위한 억제회로.
  15. 제12항에 있어서, 상기 캐패시터는 적어도 부분적으로 상기 방전회로를 둘러싸고 상기 방전회로을 위한 보호 링을 포함하는 것을 특징으로 하는 정전 방전을 제거하기 위한 억제회로.
  16. 집적회로와; 외부접속을 위해 상기 집적회로에 연결된 다수의 입/출력 패드들과; 상기 다수의 입/출력 패드들과 전기적으로 연결되고, (a) 정전방전을 제거하기 위해 관련 입/출력 노드에 전기적으로 연결되고, 기판내에 형성된 기판 웰내에 상기 집적회로의 상기 관련 입/출력 노드에 연결되어 있는 확산영역을 포함한 다이오드를 구비한 방전회로와; (b) 상기 기판 웰을 상기 기판에 국소적으로 연결시키고, 상기 정전방전중에 상기 다이오드를 순방향 바이어스 모드로 유지시켜 상기 정전방전의 제거를 용이하게 하는 캐패시터를 제각각 구비한 다수의 억제회로들을 포함하는 것을 특징으로 하는 집적회로 칩.
  17. 제16항에 있어서, 각 억제회로에 대해, 상기 캐패시터는 상기 기판의 상부면으로부터 상기 기판 웰을 통하여 상기 기판내로 연장하는 트렌치 캐패시터를 포함하는 것을 특징으로 하는 집적회로 칩.
  18. 제17항에 있어서, 각 억제회로내에서, 상기 트렌치 캐패시터는 상기 확산영역을 둘러싸고 상기 기판 웰내 상기 확산영역에 대해 보호 링으로 작용하는 것을 특징으로 하는 집적회로 칩.
  19. 제18항에 있어서, 각 억제회로내에서, 상기 확산영역, 상기 기판 웰 및 상기 기판은 수직 바이폴라 장치를 형성하고, 상기 트렌치 캐패시터는 상기 정전방전이 발생할 때 상기 수직 바이폴라 장치내에 베이스 전류를 유도하여 상기 정전방전에 대해 상기 수직 바이폴라 장치의 턴-온을 향상하는 것을 특징으로 하는 집적회로 칩.
  20. 집적회로의 입/출력 노드에서 정전방전(electrostatic discharge)을 제거하기 위한 억제회로에 있어서, 상기 정전방전을 제거하기 위해 상기 입/출력 노드에 전기적으로 연결되고, 기판내에 형성된 제1 웰내에 상기 집적회로의 상기 입/출력 노드에 연결되어 있는 확산영역을 포함하는 다이오드를 구비한 방전회로와; 상기 제1 웰에 전기적으로 연결되어 있는 제2 웰을 상기 기판에 연결시키는 캐패시터를 포함하고, 상기 캐패시터는 상기 제1 웰을 상기 기판에 연결하여 상기 정전방전중에 상기 다이오드를 순방향 바이어스 모드로 유지시킴으로써 상기 정전방전의 제거를 용이하게 하는 것을 특징으로 하는 정전 방전을 제거하기 위한 억제회로.
  21. 제20항에 있어서, 상기 기판은 Vss접지전원에 전기적으로 연결되는 것을 특징으로 하는 정전 방전을 제거하기 위한 억제회로.
  22. 제20항에 있어서, 상기 캐패시터는 상기 제2웰의 상부면으로부터 상기 제2 웰을 통하여 상기 기판내로 연장하는 트렌치 캐패시터를 포함하는 것을 특징으로 하는 정전 방전을 제거하기 위한 억제회로.
  23. 제22항에 있어서, 상기 트렌치 캐패시터는 상기 확산영역에 대해 보호 링으로 작용하도록 상기 제1 웰내 상기 확산영역을 적어도 부분적으로 둘러싸는 것을 특징으로 하는 정전 방전을 제거하기 위한 억제회로.
  24. 제20항에 있어서, 다수의 트렌치 캐패시터들을 더 포함하고, 상기 캐패시터는 상기 다수의 트렌치 캐패시터들중의 하나의 트렌치 캐패시터를 포함하며, 상기 다수의 트렌치 캐패시터들의 각 트렌치 캐패시터는 상기 제2 웰의 상부면으로부터 상기 제2 웰을 통하여 상기 기판내로 연장하는 것을 특징으로 하는 정전 방전을 제거하기 위한 억제회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020024065A (ko) * 2002-01-23 2002-03-29 나용균 2극 다이오드의 단 방향 특성 〈p n 접합 성질〉을 이용한전기 전자 기기의 d c 전원 공급 방법.

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6040968A (en) * 1997-06-30 2000-03-21 Texas Instruments Incorporated EOS/ESD protection for high density integrated circuits
JPH11145414A (ja) * 1997-09-04 1999-05-28 Toshiba Corp 半導体装置
KR100493006B1 (ko) * 1998-06-16 2005-08-04 삼성전자주식회사 정전기보호역할을겸하는블락가드링구조
US6188096B1 (en) * 1999-06-09 2001-02-13 International Business Machines Corporation DRAM cell capacitor having increased trench capacitance
JP3450244B2 (ja) * 1999-12-03 2003-09-22 Ｎｅｃエレクトロニクス株式会社 半導体保護装置
US6433985B1 (en) 1999-12-30 2002-08-13 International Business Machines Corporation ESD network with capacitor blocking element
US20020167053A1 (en) * 2000-01-14 2002-11-14 Shao-Chang Huang Charge device model protection circuit
US7384854B2 (en) * 2002-03-08 2008-06-10 International Business Machines Corporation Method of forming low capacitance ESD robust diodes
DE10250619A1 (de) * 2002-10-30 2004-05-19 Infineon Technologies Ag Halbleiter-Bauelement mit einer ESD-Stuktur und Verfahren zu seiner Herstellung
DE102004007972B3 (de) * 2004-02-18 2005-09-01 Infineon Technologies Ag Halbleiterstruktur zum Schutz von integrierten Schaltungen vor ESD-Pulsen
US7265952B2 (en) * 2005-06-09 2007-09-04 Addtek Corp. Two-terminal protecting circuit
US7746608B2 (en) * 2005-11-02 2010-06-29 Texas Instruments Incorporated Methodology to guard ESD protection circuits against precharge effects
US20080042208A1 (en) * 2006-08-16 2008-02-21 Force Mos Technology Co., Ltd. Trench mosfet with esd trench capacitor
US7940499B2 (en) * 2006-09-15 2011-05-10 Semiconductor Components Industries, Llc Multi-pad shared current dissipation with heterogenic current protection structures
US9748346B2 (en) * 2014-11-25 2017-08-29 Alpha And Omega Semiconductor Incorporated Circuit configuration and manufacturing processes for vertical transient voltage suppressor (TVS) and EMI filter
US8017995B2 (en) * 2007-11-20 2011-09-13 International Business Machines Corporation Deep trench semiconductor structure and method
US8519402B2 (en) * 2008-07-31 2013-08-27 International Business Machines Corporation Structure, structure and method of latch-up immunity for high and low voltage integrated circuits
US8557657B1 (en) * 2012-05-18 2013-10-15 International Business Machines Corporation Retrograde substrate for deep trench capacitors
KR20150042612A (ko) * 2013-10-11 2015-04-21 삼성전자주식회사 디커플링 캐패시터를 갖는 반도체 소자 및 그 형성 방법
CN114188311A (zh) 2020-09-15 2022-03-15 联华电子股份有限公司 半导体结构
US11791332B2 (en) * 2021-02-26 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked semiconductor device and method

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4100561A (en) * 1976-05-24 1978-07-11 Rca Corp. Protective circuit for MOS devices
US4688063A (en) * 1984-06-29 1987-08-18 International Business Machines Corporation Dynamic ram cell with MOS trench capacitor in CMOS
US4801988A (en) * 1986-10-31 1989-01-31 International Business Machines Corporation Semiconductor trench capacitor cell with merged isolation and node trench construction
US4989057A (en) * 1988-05-26 1991-01-29 Texas Instruments Incorporated ESD protection for SOI circuits
FR2663464B1 (fr) * 1990-06-19 1992-09-11 Commissariat Energie Atomique Circuit integre en technologie silicium sur isolant comportant un transistor a effet de champ et son procede de fabrication.
JP3375659B2 (ja) * 1991-03-28 2003-02-10 テキサス インスツルメンツ インコーポレイテツド 静電放電保護回路の形成方法
JPH07112049B2 (ja) * 1992-01-09 1995-11-29 インターナショナル・ビジネス・マシーンズ・コーポレイション ダイナミック・ランダム・アクセス・メモリ・デバイスおよび製造方法
US5250829A (en) * 1992-01-09 1993-10-05 International Business Machines Corporation Double well substrate plate trench DRAM cell array
US5264716A (en) * 1992-01-09 1993-11-23 International Business Machines Corporation Diffused buried plate trench dram cell array
US5287241A (en) * 1992-02-04 1994-02-15 Cirrus Logic, Inc. Shunt circuit for electrostatic discharge protection
US5514612A (en) * 1993-03-03 1996-05-07 California Micro Devices, Inc. Method of making a semiconductor device with integrated RC network and schottky diode
US5406111A (en) * 1994-03-04 1995-04-11 Motorola Inc. Protection device for an intergrated circuit and method of formation

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020024065A (ko) * 2002-01-23 2002-03-29 나용균 2극 다이오드의 단 방향 특성 〈p n 접합 성질〉을 이용한전기 전자 기기의 d c 전원 공급 방법.

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US5731941A (en) 1998-03-24

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