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KR970019089A - 위상 고정 루프 회로를 사용한 클럭 발생기(clock generator unilizing phase locked loop circuit) - Google Patents

위상 고정 루프 회로를 사용한 클럭 발생기(clock generator unilizing phase locked loop circuit) Download PDF

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KR970019089A
KR970019089A KR1019960035555A KR19960035555A KR970019089A KR 970019089 A KR970019089 A KR 970019089A KR 1019960035555 A KR1019960035555 A KR 1019960035555A KR 19960035555 A KR19960035555 A KR 19960035555A KR 970019089 A KR970019089 A KR 970019089A
Authority
KR
South Korea
Prior art keywords
clock signal
frequency
clock
modulator
signal
Prior art date
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Ceased
Application number
KR1019960035555A
Other languages
English (en)
Inventor
히로시 가쓰따
Original Assignee
가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛뽕덴끼 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR970019089A publication Critical patent/KR970019089A/ko
Ceased legal-status Critical Current

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    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

의상 비교기 (2), 으로우 패스 필터 (3), 전압 제어 발진기 (VCO) (4), 및 제 1 주파수 변조기 (5) 로 구성된 PLL 회로를 사용하여 기준 (입력) 클럭 신호에 따라서 VCO 발진을 하는 클럭 발생기가 제공된다. 또한, PLL회로의 루프외부에, VCO 의 출력에 응답하는 제 2 주파수 변조기 (12)가 제공되어 가변 주파수를 가진 클럭신호를 발생시킨다.

Description

위상 고정 루프 회로를 사용한 클럭 발생기(CLOCK GENERATOR UNILIZING PHASE LOCKED LOOP CIRCUIT)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
도 1 는 본 발명의 실시예에 의한 클럭 발생기의 블럭도.

Claims (6)

  1. 기준 클럭 신호에 응답하고 제 1 클럭 신호를 발생시키는 위상 고정 루프 회로와, 상기 위상 고정 루프 회로 외부에 제공되어 상기 제 1 클럭 신호를 수신하는 주파수 변조기로서 제 1 모드에서 동작하여 제 2 클럭 신호를 발생시키고 제 2 모드에서 동작하여 상기 제 2 클러 신호와 주파수가 다른 제 3 클럭 신호를 발생시키는 주파수 변조기와, 클럭 출력 단자 및, 상기 클럭 출력 단자에 상기 주파수 변조기의 출력을 전송하기 위한 수단으로 이루어지는 것을 특징으로 하는 클럭 발생기.
  2. 제 1 항에 있어서, 상기 제 1 클럭 신호 내지 제 3 클럭 신호의 각각은 상기 기준 클럭 신호보다 주파수가 더 높은 것을 특징으로 하는 클럭 발생기.
  3. 제 2 항에 있어서, 상기 수단은, 상기 기준 클럭 신호와 상기 주파수 변조기의 출력이 공급되고, 공급된 제어 신호에 따라서 상기 클럭 출력 단자로, 상기 기준 클럭 신호와 상기 주파수 변조기의 출력중의 하나를 선택하여 출력하는 클럭 셀렉터로 이루어지는 것을 특징으로 하는 클럭 발생기.
  4. 발진하여 제 1 클럭 신호를 발생시키는 발진기와, 상기 발진기의 발진 신호를 주파수 변조하여 제 2 클럭 신호를 발생시키는 제 1 변조기 및, 상기 제 2 클럭 신호와 기준 클럭 신호에 응답하여 상기 발진기의 발진을 제어하는 위상 검출기를 구비하는 위상 고정 루프 회로와, 상기 제 1 클럭 신호를 수신하기 위해 결합되고 가변 주파수를 갖는 제 3 클럭 신호를 발생시키는 제2 변조기 및, 상기 제 3 클럭 신호에 응답하여 출력 클럭 신호를 발생시키기 위한 수단으로 이루어지는 것을 특징으로 하는 클럭 발생기.
  5. 제 4 항에 있어서, 상기 제 2 변조기는, 공급된 제 1 제어 정보가 제 1 상태라고 가정할 때 제 1 주파수 변조비로, 상기 제 1 제어 정보가 제 2 상태라고 가정할 때 제 2 주파수 변조비로 상기 제 2 클럭 신호를 주파수 변조하는 것을 특징으로 하는 클럭 발생기.
  6. 제 5 항에 있어서, 상기 수단은, 제 2 제어 정보가 제 3 상태라고 갖어할 때 상기 출력 클럭 신호로서 상기 기준 클럭 신호를 선택하여 출력하고, 상기 제 2 제어 정보가 제 4 상태라고 가정할 때 상기 출력 클럭 신호로서 상기 제 3 클럭 신호를 선택하여 출력하는 클럭 셀렉터로 이루어지는 것을 특징으로 하는 클럭 발생기.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960035555A 1995-09-28 1996-08-26 위상 고정 루프 회로를 사용한 클럭 발생기(clock generator unilizing phase locked loop circuit) Ceased KR970019089A (ko)

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JP7250631A JPH0993126A (ja) 1995-09-28 1995-09-28 クロック発生器
JP95-250631 1995-09-28

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KR970019089A true KR970019089A (ko) 1997-04-30

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KR1019960035555A Ceased KR970019089A (ko) 1995-09-28 1996-08-26 위상 고정 루프 회로를 사용한 클럭 발생기(clock generator unilizing phase locked loop circuit)

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