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KR970017659A - 반도체 메모리 장치와 그 리이드 및 라이트 방법 - Google Patents

반도체 메모리 장치와 그 리이드 및 라이트 방법 Download PDF

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KR970017659A
KR970017659A KR1019950029574A KR19950029574A KR970017659A KR 970017659 A KR970017659 A KR 970017659A KR 1019950029574 A KR1019950029574 A KR 1019950029574A KR 19950029574 A KR19950029574 A KR 19950029574A KR 970017659 A KR970017659 A KR 970017659A
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South Korea
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signal
buffer
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경계현
Original Assignee
김광호
삼성전자 주식회사
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Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 메모리 장치와 그 리이드 및 라이트 방법에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 제어신호의 통신이 메모리와 메모리 콘트롤러에 공통으로 공급되는 글로벌 블럭에 동기 되도록 수행시키며, 데이타 신호의 통신이 동기 신호 방법에 의해 수행시킴에 의해 고속의 반도체 메모리 장치를 제공한다.
3. 발명의 해결방법의 요지
본 발명은 다수의 비트 라인과 상기 다수의 비트 라인에 교차하는 다수의 워드라인과 상기 워드라인의 교차점에 위치한 다수의 메모리 쎌로 구성된 메모리 쎌 어레이를 가지는 반도체 메모리 장치에 있어서, 로우 인에이블 신호가 첫번째 상태에 있고 컬럼 어드레스 인에이블 신호는 두번째 상태에 있는 동안 공급된 로우 어드레스와 상기 컬럼 인에이블 신호가 상기 첫번째 상태에 있고 상기 로우 어드레스 인에이블 신호가 상기 두번째 상태에 있는 동안 공급된 컬럼 어드레스를 입력받기 위한 어드레스입력수단과, 상기 어드레스입력수단으로 부터 상기 로우 어드레스를 입력받아 대응하는 상기 워드라인을 인에이블시키는 로우 디코더와, 인에이블된 상기 워드 라인에 연결된 상기 메모리 쎌에 의해 활성화된 상기 비트 라인의 신호를 증폭하는 다수의 센스앰프와, 상기 어드레스입력수단으로 부터 상기 컬럼 어더드레스를 받아 선택된 상기 비트 라인을 공통의 데이타 라인과 커플링시키는 컬럼 디코더와, 외부와 상기 메모리 쎌 어레이와 외부와의 데이타의 입력과 출력을 위한 근원 동기 통신수단을 포함한다.
4. 발명의 중요한 용도
본 발명은 반도체 메모리 장치에 적합하게 사용된다.

Description

반도체 메모리 장치와 그 리이드 및 라이트 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 메모리 구성의 블럭도,
제4도는 본 발명에 따른 메모리를 사용한 메모리 시스템의 구성을 나타내는 구성도,
제5A도, 제5B도는 본 발명에 따른 메모리의 타이밍도이다.

Claims (31)

  1. 다수의 비트 라인과 상기 다수의 비트 라인에 교차하는 다수의 워드라인과 상기 워드라인의 교차점에 위치한 다수의 메모리 쎌로 구성된 메모리 쎌 어레이를 가지는 반도체 메모리 장치에 있어서, 로우 인에이블 신호가 첫번째 상태에 있고 컬럼 어드레스 인에이블 신호는 두번째 상태에 있는 동안 공급된 로우 어드레스와, 상기 컬럼 인에이블 신호가 첫번째 상태에 있고 상기 로우 어드레스 인에이블 신호가 상기 두번째 상태에 있는 동안 공급된 컬럼 어드레스를 입력받기 위한 어드레스입력수단과, 상기 어드레스입력수단으로 부터 상기 로우 어드레스를 입력받아 대응하는 상기 워드라인을 인에이블시키는 로우 디코더와, 인에이블된 상기 워드 라인에 연결된 상기 메모리 쎌에 의해 활성화된 상기 비트 라인의 신호를 증폭하는 다수의 센스앰프와, 상기 어드레스입력수단으로 부터 상기 컬럼 어드레스를 받아 선택된 상기 비트 라인을 공통의 데이타 라인과 커플링시키는 컬럼 디코더와, 외부와 상기 공통의 데이타 라인을 접속하려 상기 메모리 쎌 어레이와 외부와의 데이타의 입력과 출력을 수행하는 근원 동기 통신수단을 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 메모리 쎌 어레이가 다이나믹 형의 메모리 쎌로 구성됨을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 어드레스입력수단이 상기 로우 어드레스를 입력받아 저장하기 위한 로우 어드레스버퍼 수단과, 상기 컬럼 어드레스를 입력받아 저장하기 위한 컬럼 어드레스 버퍼 수단과, 라이트 인에이블 입력, 어드레스 입력, 컬럼 인에이블 입력, 로우 인에이블 입력 및 칩 셀렉트 입력으로 구성되며 상기 로우 어드레스와 컬럼 어드레스를 상기 로우 어드레스 버퍼 수단과 컬럼 어드레스 버퍼 수단에의 저장을 제어하기 위한 제어 수단으로 구성됨을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 어드레스입력수단이 상기 로우 어드레스를 입력받아 저장하기 위한 로우 어드레스 버퍼 수단과, 상기 컬럼 어드레스를 입력받아 저장하기 위한 컬럼 어드레스 버퍼 수단과, 라이트 인에이블 입력, 어드레스 입력, 컬럼 인에이블 입력, 로우 인에이블입력, 외부 클럭 입력 및 칩 셀렉트 입력으로 구성되며 상기 로우 어드레스와 컬럼 어드레스를 상기 외부 클럭에 동기시켜 상기 로우 어드레스 버퍼 수단과 컬럼 어드레스 버퍼 수단에의 저장을 제어하기 위한 제어 수단으로 구성됨을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 근원 동기 통신수단이 데이타의 교환을 위한 데이타용 터미널과 근원발생동기신호용 터미널 및 데이타출력동기신호 발생회로와, 상기 데이타용 터미널을 통해 전달된 외부로부터의 입력된 하나 이상의 연속적인 데이타를 상기 근원발생동기신호용 터미널을 통해 외부로부터 전달된 입력 근원발생동기신호의 연속적인 한 에지에서 받아들여 저장하기 위한 데이타입력버퍼와, 상기 메모리 쎌 어레이의 하나이상의 연속적인 출력 데이타를 상기 데이타출력동기신호 발생회로로부터의 데이타출력동기신호의 연속적인 한 에지에서 데이타용 터미널을 통해 외부로 전달함과 동시에 상기 데이타출력동기신호를 상기 근원발생동기신호용 터미널을 통해 외부로 전달하기 위한 데이타출력버퍼로 구성됨을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 데이타출력버퍼가 연속적인 데이타의 수를 프로그램할 수 있도록 구성됨을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서, 상기 데이타출력동기신호 발생회로가 클럭소스와 상기 클럭소스로부터의 연속적인 클럭으로부터 상기 연속적인 출력 데이타의 수만큼을 게이팅하여 출력함을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 클럭소스가 상기 외부클럭 입력으로 구성됨을 특징으로 하는 반도체 메모리 장치.
  9. 제7항에 있어서, 상기 클럭소스가 외부클럭 입력의 주파수를 배가시켜 구성됨을 특징으로 하는 반도체 메모리 장치.
  10. 제7항에 있어서, 상기 클럭소스가 링 오실레이터로 구성됨을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 링 오실레이터가 주파수를 프로그램할 수 있음을 특징으로 하는 반도체 메모리 장치.
  12. 제1항에 있어서, 상기 근원 동기 통신수단이 데이타의 교환을 위한 데이타용 터미널과 근원발생동기신호용 터미널 및 데이타출력동기신호 발생회로와, 상기 데이타용 터미널을 통해 전달된 외부로부터의 둘 이상의 짝수의 연속적인 데이타를 상기 근원발생동기신호용 터미널을 통해 외부로부터 전달된 입력 근원발생동기신호의 연속적인 양 에지에서 받아들여 저장하기 위한 데이타입력버퍼와, 상기 메모리 쎌 어레이의 둘 이상의 짝수의 연속적인 출력 데이타를 상기 데이타출력동기신호 발생회로로부터의 데이타출력동기신호의 연속적인 양 에지에서 데이타용 터미널을 통해 외부로 전달함과 동시에 상기 데이타출력동기신호를 상기 근원발생동기신호용 터미널을 통해 외부로 전달하기 위한 데이타출력버퍼로 구성됨을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 데이타출력버퍼가 연속적인 데이타의 수를 프로그램할 수 있도록 구성됨을 특징으로 하는 반도체 메모리 장치.
  14. 제12항에 있어서, 상기 데이타출력동기신호 발생회로가 클럭소스와, 상기 클럭 소스로부터의 연속적인 클럭으로부터 상기 연속적인 출력 데이타의 수의1/2만큼을 게이팅하여 출력함을 특징으로 하는 반도체 메모리 장치.
  15. 제12항에 있어서, 상기 클럭소스가 외부클럭 입력으로 구성됨을 특징으로 하는 반도체 메모리 장치.
  16. 제12항에 있어서, 상기 클럭소스가 외부클릭 입력의 주파수를 배가시켜 구성됨을 특징으로 하는 반도체 메모리 장치.
  17. 제12항에 있어서, 상기 클럭소스가 링 오실레이터로 구성됨을 특징으로 하는 반도체 메모리 장치.
  18. 제17항에 있어서, 상기 링 오실레이터가 주파수를 프로그램할 수 있음을 특징으로 하는 반도체 메모리 장치.
  19. 다수의 비트 라인과 상기 다수의 비트 라인에 교차하는 다수의 워드라인과 상기 워드라인의 교차점에 위치한 다수의 메모리 쎌로 구성된 메모리 쎌 어레이를 가지는 반도체 메모리 장치에 있어서, 데이타의 교환을 위한 데이타용 터미널과 근원발생동기신호용 터미널 및 기준전압용 터미날과, 상기 데이타용 터미널을 통해 전달된 외부로부터의 연속적인 신호를 상기 기준전압용 터미날을 통해 입력된 기준전압과 비교 증폭하여 내부 데이타로 전환하는 제1비교증폭기와, 상기 근원발생동기신호용 터미널을 통해 전달된 외부로부터의 연속적인 신호를 상기 기준전압용 터미날을 통해 입력된 기준전압과 비교 증폭하여 내부 동기신호로 전환하는 제2비교증폭기와 직렬로 입력된 데이타를 래치하여 병렬로 출력하기 위한 직렬입력병렬출력 버퍼와, 상기 내부 동기신호로 부터 상기 직렬입력병렬출력 버퍼의 입력을 제어하는 신호를 발생시키는 제어펄스발생회로와, 상기 내부 데이타를 상기 직렬입력병렬출력 버퍼의 입력에 연결시키는 지연수단과, 상기 직렬입력병렬출력 버퍼의 출력을 제어하는 병렬출력신호로 구성된 데이타 입력 버퍼를 구비함을 특징으로 하는 반도채 메모리 장치.
  20. 제19항에 있어서, 상기 데이타 입력 버퍼가 입력 트랜스미션 게이트와 래치수단 및 출력 트랜스미션 게이트로 구성된 버퍼쎌과, 다수의 상기 버퍼쎌의 입력이 공통으로 연결되어 구성된 상기 직렬입력병렬출력버퍼로 구성되고, 상기 제어펄스발생회로가 상기 내부 동기신호로부터 상기 직렬입력병렬출력 버퍼에 소속된 다수의 상기 버퍼쎌의 상기 입력 트랜스미션 게이트를 순차적으로 인에이블 시키는 펄스를 발생시킴을 특징으로 하는 반도체 메모리 장치.
  21. 제19항 또는 제20항에 있어서, 상기 지연수단이 상기 내부 데이타를 상기 직렬입력병렬출력 버퍼의 입력에 연결시키며, 상기 내부 데이타가 다수의 상기 버퍼쎌의 래치수단에 순차적으로 저장되도록 타이밍을 조절하는데 사용됨을 특징으로 하는 반도체 메모리 장치
  22. 제19항 또는 제20항에 있어서, 상기 데이타 입력 버퍼가 상기 직렬입력병렬출력 버퍼에 소속된 다수의 상기 버퍼쎌의 출력 트랜스미션 게이트에 공통으로 연결되어 상기 래치수단에 저장된 다수의 신호를 동시에 출력시키는 상기 병렬출력신호를 가짐을 특징으로 하는 반도체 메모리 장치.
  23. 제19항에 있어서, 상기 데이타 입력 버퍼가 두개의 상기 직렬입력병렬출력 버퍼가 평행하게 연결되어 인터리이브하게 동작함을 특징으로 하는 반도체 메모리 장치.
  24. 다수의 비트 라인과 상기 다수의 비트 라인에 교차하는 다수의 워드라인과 상기 워드라인의 교차점에 위치한 다수의 메모리 쎌로 구성된 메모리 쎌 어레이를 가지는 반도체 메모리 장치에 있어서, 클럭소스와, 병렬로 입력된 데이타를 래치를 통하여 직렬로 출력하는 병렬입력직렬출력 버퍼와, 상기 병렬입력직렬출력 버퍼의 입력을 제어하는 로드 신호와 상기 클럭 소스로부터 상기 병렬입력직렬출력 버퍼의 입력을 제어하는 신호를 발생시키는 제어펄스발생회로와, 상기 병렬입력직렬출력 버퍼의 출력을 제어하는 직렬출력신호로 구성된 데이타 출력 버퍼를 구비함을 특징으로 하는 반도체 메모리 장치.
  25. 제24항에 있어서, 상기 데이타 출력 버퍼가 입력 트랜스미션 게이트와 래치수단 및 출력 트랜스미션 게이트로 구성된 버퍼쎌과, 다수의 상기 버퍼쎌의 출력이 공통으로 연결되어 구성된 상기 병렬입력직렬출력 버퍼로 구성되고, 상기 제어펄스발생회로가 상기 로드신호가 디세이블된 후 상기 클릭소스 동기신호로부터 상기 병렬입력직렬출력 버퍼에 소속된 다수의 상기 출력 트랜스미션 게이트를 순차적으로 인에이블시키는 펄스를 발생시킴을 특징으로 하는 반도체 메모리 장치.
  26. 제24항 또는 제25항에 있어서, 상기 로드신호가 상기 병렬입력출력 버퍼에 소속된 다수의 상기 버퍼쎌의 입력 트랜스미션게이트에 공통으로 연결되어 상기 래치수단에 외부의 데이타가 저장되도록 사용됨을 특징으로 하는 반도체 메모리 장치.
  27. 제24항에 있어서, 상기 데이타 출력 버퍼가 두개의 상기 병렬입력직렬출력 버퍼가 평행하게 연결되어 인터리이브하게 동작함을 특징으로 하는 반도체 메모리 장치.
  28. 다수의 비트 라인과 상기 다수의 비트 라인에 교차하는 다수의 워드라인과, 상기 다수의 비트라인과 상기 다수의 워드라인의 교차점에 위치하면서 인에이블된 상기 워드라인에 대응하여 커플된 상기 비트 라인에 저장된 데이타를 공급하는 다수의 메모리 쎌로 구성된 메모리 쎈 어레이와, 상기 인에이블된 워드 라인에 연결된 상기 메모리 쎌에 의해 활성된 상기 비트 라인의 신호를 증폭하는 다수의 센스앰프와, 일정 수의 데이타용 터미널과 하단의 근원발생동기신호용 터미널과, 상기 일정 수의 복수배의 데이타 라인과의 상기 각 데이타용 터미널에 소속되어 외부와의 데이타 통신을 수행하는 데이타 입력버퍼와 데이타 출력버퍼를 구비한 반도체 메모리 장치의 리이드 방법에 있어서, 상기 메모리 쎌 어레이로 부터 두번째 상태의 라이트 인에이블 신호, 두번째 상태의 컬럼 어드레스 인에이블 신호, 첫번째 상태의 로우 어드레스 인에이블신호 및 첫번째 상태의 칩 셀렉트를 공급하는 제1과정과 상기 로우 어드레스 인에이블 신호가 첫번째 상태에 있고 상기 컬럼 어드레스 인에이블 신호는 두번째 상태에 있는 동안 공급된 로우 어드레스를 외부 클럭 신호의 한쪽 에지에서 로우 버퍼에 래치하는 제2과정과, 상기 로우 어드레스가 래치된 후 첫번째 상태의 상기 컬럼 어드레스 인에이블 신호, 두번째 상태의 상기 로우 어드레스 인에이블 신호 및 첫번째 상태의 칩 셀렉트를 공급하는 제3과정과, 상기 컬럼 인에이블 신호가 첫번째 상태에 있고 상기 로우 어드레스 인에이블 신호는 두번째 상태에 있는 동안 공급된 컬럼 어드레스를 상기 외부 클럭 신호의 한쪽 에지에서 컬럼 버퍼에 래치하는 제4과정과, 상기 로우 어드레스와 상기 컬럼 어드레스에 대응하는 메모리 쎌들로 부터 상기 데이타 라인을 통해 상기 각 데이타용 터미널에 소속된 상기 데이타 출력버퍼에 전달된 상기 복수개의 상기 데이타를 상기 외부 클럭의 한 주기와 같은 시간 동안 근원 동기 통신 수단으로 출력하여 상기 데이타를 리이드하는 제5과정을 특징으로 하는 반도체 메모리 장치의 리이드 방법.
  29. 제28항에 있어서, 상기 제4과정 및 제5과정이 반복적으로 수행되어 상기 메모리 쎌 어레이로부터 데이타가 리이드됨을 특징으로 하는 리이드 방법.
  30. 다수의 비트 라인과 상기 다수의 비트 라인에 교차하는 다수의 리드라인과, 상기 다수의 비트 라인과 상기 다수의 워드라인의 교차점에 위치하면서 인에이블된 상기 워드라인에 대응하여 커플된 상기 비트 라인에 저장된 데이타를 공급하는 다수의 메모리 쎌로 구성된 메모리 쎌 어레이와, 상기 인에이블된 워드 라인에 연결된 상기 메모리 쎌에 의해 활성된 상기 비트 라인의 신호를 증폭하는 다수의 센스앰프와, 일정 수의 데이타용 터미널과 하나의 근원발생동기신호용 터미널과, 상기 각 데이타용 터미널에 소속되어 외부와의 데이타 통신을 수행하는 데이타 입력버퍼와 데이타 출력버퍼를 구비한 반도체 메모리 장치의 라이트 방법에 있어서 두번째 상태의 라이트 인에이블 신호, 두번째 상태의 컬럼 어드레스 인에이블신호, 첫번째 상태의 로우 어드레스 인에이블 신호 및 첫번째 상태의 칩 셀렉트를 공급하는 제1과정과, 상기 로우 인에이블 신호가 첫번째 상태에 있고 상기 컬럼 어드레스 인에이블 신호는 두번째 상태에 있는 동안 공급된 로우 어드레스를 외부 클럭 신호의 한쪽 에지에서 로우 버퍼에 래치하는 제2과정과, 상기 로우 어드레스가 래치된 후, 첫번째 상태의 상기 라이트 인에이블 신호, 첫번째 상태의 상기 컬럼 어드레스 인에이블 신호, 두번째 상태의 상기 로우 어드레스 인에이블 신호 및 첫번째 상태의 칩 셀렉트를 공급하는 제1과정과, 상기 로우 어드레스 인에이블 신호가 첫번째 상태에 있고 상기 컬럼 어드레스 인에이블 신호는 두번째 상태에 있는 동안 공급된 로우 어드레스를 외부 클럭 신호의 한쪽 에지에서 로우 버퍼에 래치하는 제2과정과, 상기 로우 어드레스가 래치된 후 첫번째 상태의 상기 컬럼 어드레스 인에이블 신호, 두번째 상태의 상기 로우 어드레스 인에이블 신호 및 첫번째 상태의 칩 셀렉트를 공급하는 제3과정과, 상기 컬럼 인에이블 신호가 첫번째 상태에 있고 상기 로우 어드레스 인에이블 신호는 두번째 상태에 있는 동안 공급된 로우 어드레스를 외부 클럭 신호의 한쪽 에지에서 컬럼 버퍼에 래치하는 제4과정과, 상기 외부 클럭의 한 주기와 같은 시간 동안 외부로부터 근원 동기 통신 수단으로 전달된 상기 각 데이타용 터미널당 상기 복수개의 연속적인 상기 데이타를 상기 로우 어드레스와 상기 컬럼 어드레스에 대응하는 상기 메모리 쎌들에 입력하는 제5과정을 특징으로 하는 반도체 메모리 장치의 라이트 방법.
  31. 제30항에 있어서, 상기 제4과정 및 제5과정이 반복적으로 수행되어 상기 메모리 쎌 어레이로부터 데이타가 라이트됨을 특징으로 하는 라이트 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950029574A 1995-09-11 1995-09-11 반도체 메모리 장치와 그 리이드 및 라이트 방법 KR0164395B1 (ko)

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