KR970002743B1 - 디지탈 키 전화 시스템 - Google Patents

Abstract

내용없음.

Description

디지탈 키 전화 시스템

제 1 도는 본 발명에 따른 키 전화 시스템의 블럭도.

제 2 도는 제 1 도에 사용된 회로 스위치 모듈내에서 발생된 동작 타이밍 펄스 및 / 또는 신호들을 도시한 도면.

제 3 도는 제 2 도에 도시된 타이밍 신호들을 제공하기 위해 회로 스위치 모둘내에 사용된 타이밍 순차 발생기의 블럭도.

제 4 도는 제 1 도내의 회로 스위치 모듈내에 사용되고, 회로 스위치 모듈의 동작을 위한 타임 슬롯트 및 채널 어드레스를 제공하도록 배열된 계수기의 개략 블럭도.

제 5 도는 제 1 도내의 회로 스위치 모듈내에 사용된 변환기 회로의 개략 블럭도.

제 6 도는 제 5 도내의 변환기 회로의 동작시에 사용된 여러가지 타이밍 신호를 도시한 도면.

제 7 도는 디지탈 키 전환 시스템내에 회로 스위치 통신 경로를 제공하기 위해 제 1 도내의 회로 스위치 모듈내에 사용된 타임 스위치 회로의 개략 블럭도.

제 8 도는 디지탈 키 전화 시스템내에 회의 특징을 제공하기 위해 제 7 도의 타임 스위치 회로와 함께 회로스위치 모듈내에 사용된 타임 스위치 회의 회로의 개략 블럭도.

* 도면의 주요부분에 대한 부호의 설명

8 : 호출 제어기 10 : 제 1 전송 버스

11 : TDM전송 경로 12 : 내부 포트

13,14,15,17 : 디지탈 신호 수단 22 : 외부 포트

100 : 회로 스위치 모듈 501,502,503 : 메모리 어레이

540 : 모듈 전송 버스 701 : 메모리 위치

770 : 전송 매체 901 : 제 2 메모리

991 : 제 3 병렬 구성 매체

본 발명은 전화 통신 장치 및 사용 방법 분야에 관한 것으로, 특히 때때로 키 전화 시스템이라고 부르는 소형 전화 시스템에 관한 것이다.

다양한 크기의 전화 시스템들은 다양한 대응 구조(architecture)로 되어 있다. 예를들어, 중앙 교환기는 대형이고, 특징으로서 여러가지 주변 제어기들이 제공된 중앙 제어기에 의해 동작된 스위칭 회로망내의 전화 라인의 집중을 포함하도록 설계되어 있다. 신뢰성을 극대화시키기 위해, 중앙 제어기, 스위치 회로망, 몇가지 주변 제어기들이 기능적 신뢰성 내지 용장성(redundancy)을 달성하도록 중복된다. 불규칙하게 발생하는 고장이나 기능장애에도 불구하고 전화 가입자에 대한 서비스가 중단되지않고 계속되도록 이 소자들을 관리하기 위해 광범위한 유지(maintenance) 소프트웨어가 제공된다. 대조적으로, 구내 교한기(PBX)들은 더욱 소형화되고 가격에 더욱 민감해지는 경향이 있다. PBX구조들은 통상적으로 중앙 교환기의 구조와 유사하지만, 중복성, 용장성 및 기능적인 신뢰성이 떨어진다. 전형적인 시분할 멀티플렉스, 펄스 코드 변조 스위치 교환기의 장점은 여러가지가 있지만, 주목할 만한 장점들중 하나는, 64Kb/s의 기본 속도로 또는, 예를들어 최근의 통합 서비스 디지탈 회로망(ISDN) 추천 표준에 따라 전형적으로 음성 및/또는 데이타 신호들을 반송하는데 적합하다는 것이다. 전형적인 현재의 전화 교환기내에 예시된 다른 장점은, 다수의 전화번호 또는 증설(extension) 번호들이 소정의 한 전화기 셋트에 나타날 수 있지만, 한개의 전화 라인만이 전화기 셋트를 교환기에 실제로 접속시킨다는 것이다.

초소형 전화기 셋트를 일반적으로 키 전화 시스템이라고 부른다. 키 전화 시스템은 키 전화기 셋트들 사이를 배선하는 연장 전화 라인 및 제어 리드(lead)에 의해 제공된다. 각 키 전화 라인은 전화 교환기로 연장된다. 각각의 전화 셋트들은, 키 전화기 셋트로 루트된 다수의 전화 라인들 중 특정 전화라인에 전화기 셋트를 각각 접속시키기 위해 다수의 푸쉬 버튼 스위치 또는 키를 포함한다. 라인 선택의 스위칭 기능은 키 전화기 셋트중에 기계적으로 제공되어 분배된다. 플레인 오디너리(plain ordinery) 전화 서비스(POTS)외에, 소정의 특징이 라인당 기준(per line basis)으로 추가되어야 한다. 이 시스템들의 주요 장점은 소형이므로, 경제적이라는 것이다. 그러나, 이러한 시스템은 이 시스템이 서비스하는 조직을 따라 확장되어야 할 경우에, 구내 교환기에 소요되는 비용보다 라인 및 특징 당 기준으로 더 많은 비용이 소요된다. 또한, 키 전화 시스템들은, 특징으로서, 아날로그 신호 형태로 되어 있으므로, 가까운 장래에 고객이 요구하게 되는 것과 같은 IDSN과 인테페이스 하기에 비실용적이다.

본 발명의 목적은 키 전화 시스템 및 디지탈 신호 통신의 기능적 장점들이 단일 화 라인에 의해 시스템에 각각 접속된 키 전화기 셋트를 통해 공존하는 전화 시스템을 제공하기 위한 것이다.

한 예로서, 시분할 멀티플렉스된 신호들이 1개 이상의 타임 스위치에 의해 전화기 셋트들 사이에 교환되는 키 전화 시스템이 제공된다. 각 타임 스위치는 타임 스위치 모듈이 소 그룹의 전화 라인의 이 트래픽(traffic) 요구만을 처리할 수 있도록 모듈로 되어 있다. 그러므로, 스위칭 장비의 크기가 증가되므로, 가격은 시스템에 의해 작동되는 키 전화기 셋트들의 수에 거의 비례하게 된다.

본 발명에 따르면, 다수의 디지탈 신호 수단들간의 디지탈 신호 통신 경로를 제공하고, 소정의 디지탈 신호 수단과 전화 교환기에 관련된 통신 채널사이에 통신 링크(link)를 제공하기 위한 키 전화 시스템은, 시분할 멀티플렉스된 송신(TDMT) 채널과 시분할 멀티플렉스된 수신(TDMR) 채널사이에 통신 경로를 제공하도록 동작할 수 있는 스위치 수단을 포함한다. 다수의 멀티플렉스(TDM) 통신 경로들은 각각의 송신 및 수신 비트열(stream)로된 n개의 TDMT 및 TDMR 채널쌍을 각각 포함한다. 디지탈 신호 수단들은 각각의 다수의 디지탈 신호 통신 경로에 의해 키 전화 시스템과 각각 접속할 수 있다. 내부 포트 수단은 다수의 TDMR 채널로부터의 정보를 수신하고, 다수의 디지탈 신호 통신 경로들중 미리 배열된 대응 경로에 대응 정보를 송신하며, 디지탈 신호 통신 경로들로부터의 정보를 수신하여, 대응 TDMT채널에 대응 정보를 송신하기 위해 TDM통신 경로들중 한 경로에 관련된다. 외부 포트 수단은 전화 교환기에 관련된 통신 채널과 최소한 한쌍의 TDMR 및 TDMT채널사이에 정보 신호를 결합시킨다. 호출(call) 제어기는 스위치 수단의 호출 진행 동작을 조정하기 위해 소정의 디지탈 신호 터미널 및 전화 교환기로부터의 신호에 응답한다.

본 발명에 따른 디지탈 키 전화 시스템내의 디지탈 신호 통신 경로의 동작 방법은 (a) 비트 상태를 직렬프레임 및 최초 채널로 구성된 제 1 전송 매체로부터 병렬 프레임으로 구성된 전송 매체내에 독점적으로 제공된 타임 슬롯트로 연속적으로 전달되는 스텝, (b) 비트 상태가 직렬 프레임 및 채널로 구성된 제 2 전송매체의 가능한 목적지 채널에 각각 대응하는 다수의 메모리 위치를 갖고 있는 제 1 메모리내에 격납될 타임슬롯트들 중 최소한 1개의 타임 슬롯트를 지정하고, 상기 지정된 타임 슬롯트, 및 각각의 지정된 타임 슬롯트의 발생에 관련하여 메모리 위치들 중 한 위치를 지정하여, 상기 지정된 메모리 위치내에 상기 비트 상태를 격납시키는 스텝, (c) 제 2 전송 매체의 채널 발생과 동기하여 각각의 대응 메모리 위치들을 해독하는 스텝, (d) 제 2 병렬 구성 전송 매체내에서, 각 지정된 메모리 위치로부터 해독하는 동안에 비트 상태를 어써트시키고, 그렇지 않으면, 선정된 비트 상태를 어써트시키는 스텝, 및 (e) 비트 상태들이 제 2 병렬 구성 전송 매체내에서 발생할 때 비트 상태를 포착하고, 직렬 프레임 및 채널로 구성된 제 2 전송 매체의 대응 순간(instant)채널중에 최종 포착 비트 상태를 어써트시키는 스텝을 포함하므로, 정보 최초 채널내의 디지탈 키전화 시스템내로 송신되고, 목적지 채널내의 디지탈 키 전화 시스템 외부로 루트된다.

또한, 이 방법은 (f) 비트 상태들이 최소한 한 메모리 위치를 갖고 있고, 내부에 비트 상태를 격납하는 제 2 메모리내에 격납될 타임 슬롯트들중 다른 한 슬롯트를 지정하는 스텝, (g) 직렬 프레임 및 채널로 구성된 제 2 전송 매체내의 채널을 지정하는 스텝, (h) 스텝(g)내에서 지정된 채널 발생에 대응할 때 제 3 병렬 구성매체내에서 제 2 메모리의 메모리 위치내에 격납된 비트 상태들을 어써트시키는 스텝, 및 (i) 내부에 어써트된 각각의 비트 상태의 값이 높은 값이라는 것에 따라, 제 2 및 제 3 병렬 구성을 선택하고, 스텝(e)내에서 선택된 매체로부터 비트 상태를 포착하는 스텝을 포함하므로, 목적지 채널에 대응하는 전화국 셋트에 음성 회의 기능을 제공하기 위해 정보가 선택되어, 상기 목적지 채널내의 디지탈 키 전화 시스템 외부로 루트된다.

이하, 첨부 도면을 참조하여 본 발명의 실시예에 대해서 기술하겠다.

제 1 도내에서, 디지탈 키 전화 시스템은 이 시스템을 통해 서로 통신할 수 있고, 라인 또는 트렁크(trunk) 회로(23)을 통해 다른 장치들과 통과할 수 있는, 참조 번호(13 및 14)로서 도시된 여러가지 디지탈 전화 수단, 및 참조 번호(15 및 17)로서 도시된 여러가지 디지탈 데이타 터미널, 퍼스널 컴퓨터들과 접속된다. 라인 및/또는 트렁크들은 디지탈 키 전화 시스템을 다른 전화장치, 예를들어 중앙국 또는 구내 교환기(도시하지 않음)와 접촉하도록 작용한다. 키 전화 시스템의 중추부는 9개까지의 64채널 회로 스위치 모듈(100), 호출 제어기(8) 및 톤 소오스(tone source, 26) 사이에 광대역 통신 경로를 제공하는 짧은 병렬 시분할 멀티플렉스(TDM) 버스(10)에 의해 제공된다. 소정의 톤 소오스(26)이 아날로그 신호를 제공할 경우에, 이 아날로그 신호는 리드(27)을 통해 시스템내에 결합된다. 버스(10)은 일차 버스라고 불리워지고, 일차 버스(10)과 윳한 이차 버스(20)은 호출 제어기(8)로부터의 단방향 통신을 제공한다. 각각의 회로 스위치 모듈(100)은, 64개의 10비트 송신 직렬 채널을 버스(10)내의 선정된 대응 타임 슬롯트에 결합시키고, 버스(10 또는 20)상의 64개까지의 병렬 선택된 TDM타임 슬롯트를 64개의 10비트 수신 직렬 채널에 결합시킨다. 직렬 송신 및 수신 채널들 중 32개 채널들은 직렬 TDM경로(11)을 통해 내부 포트 회로(12)에 결합된다. 나머지 32개의 직렬 송신 및 수신 채널들은 직렬 TDM경로(21)을 통해 외부 포트 회로(22)에 결합된다. 각각의 채널들은 초당 80킬로비트의 속도로 2진수 신호 펄스열을 송신할 수 있는데, 초당 최소한 64킬로비트가 펄스코드 변조된 (PCM) 음성 정보, 또는 데이타 정보용 채널로서 이용될 수 있다. 나머지 16킬로비트는 PCM 또는 데이타 정보에 관련하여 감독 및 신호 발생 통신에 사용될 수 있거나, 소정의 다른 편리한 목적을 위해 사용될 수도 있다. 이 예내에서, 내부 포트 회로(12)는 16개의 TDM시간 압축 멀티플렉스(TCM) 인터페이스로 구성된다. 신호 전송 TCM방법은 때때로 "핑퐁(ping pont)" 전송이라고도 한다. 각각의 이 인터페이스들은 각각의 TCM링크(19)와 직렬 TDM경로(11)내의 2개의 선정되어 고정된 직렬 TDM채널들 사이에 전송 경로를 제공한다. 유사한 방식으로, 아날로그 신호들은 여러가지 트렁크 또는 라인 회로(23), 및/또는 구동 또는 버퍼 회로(24 및 25)에 및 이들로부터 인터페이스되는데, 외부 포트(22)를 통과하는 직렬 TDM경로(21)이 CODEC회로에 의해 제공된다. 선택적으로, 예를들어 디지탈 신호 전송 링크, T1 또는 DS30을 통해 다른 전화 수단과 인터페이스하기 위해 외부 TDM포트를 제공하는 것이 유리하다. 그러나, 이 경우에, 각 CODEC회로는 직렬 TDM경로(21)을 선정하여 고정된 송신 및 수신 채널쌍과 인터페이스한다. 그러므로, 라인 발생(즉, 디지탈 전화 수단 또는 다른 디지탈 수단 또는 디지탈식으로 인터페이스되거나 호환가능한 라인, 트렁크등이 디지탈 키 전화 시스템에 접속될 수 있는 위치)마다, 라인 발생으로부터의 정보를 수신하도록 할당되는 일차 버스(10)내의 최소한 한개의 선정된 10비트 병렬 타임 슬롯트가 있다. 교호적예내에서, 버스(10)상의 타임 슬롯트는 정보를 전송하기 위한 라인 발생에 대응한다. 그러나, 이러한 교호적예는 본 명세서에 기술되어 있지 않다. 호출 제어기(8) 및 한개이상의 톤 소오스(26)은 나머지 64개의 10비트 병렬 타임 슬롯트를 통해 통신하기 위해 일차 버스(10)에 접속된다. 호출 제어기(8)은 버스(100)상의 각타임 슬롯트의 모든 10개 비트들을 수신할 수 있다. 통상적으로, 16킬로비트 서브-채널(sub-channel)에 대응하는 2개의 비트만이 호출 제어를 위해 호출 제어기(8)에 의해 버스(10)으로부터 수신된다. 호출 제어기(8)은 타임 스위칭이 없이 적합한 회로 스위치 모듈(100)을 통하는 의도된 라인 발생 목적지에 대응하는 타임 슬롯트 발생시에 이차 버스(20)을 통해 신호 발생 및 감독기능을 제공한다. 그러므로, 각 회로 스위치 모듈(100)은 10개 비트를 일차 버스(10)으로 송신하지만, 일차 버스(10)으로부터 8개 비트만을 수신하는데, 다른 2개의 비트는 이차 버스(20)을 통해 수신된다. 상당히 경제적인, 특히 소형인 디지탈 키 전화 시스템이 이 구조로부터 실현된다. 이 구조는 회로 스위칭 능력, 즉 하드 와이어드(hard wired) 시분할 배열을 제공한다. 디지탈 키 전화 시스템이 확장될 경우에, 필요시의 다른 회로 스위치 모듈(100) 및 내부 및/또는 외부 포트(12 및 22)의 추가는 부수적인 64TDM채널 발생에 대한 서비스를 제공한다.

제 2 도 내지 제 8 도를 참조하여 모듈러 회로 스위치 모듈(100)의 구조와 동작에 대해서 더욱 상세하게 설명한다.

각각의 1개 이상의 회로 스위치 모듈(100)이 충돌없이 직렬 TDM경로(11 및 21)로부터의 정보를 병렬 TDM버스(10)으로 전달할 수 있게 하기 위해, 제 3 도에 도시된 바와 같이, 페이즈드(phased) 타이밍 순차기가 모듈 기능을 조절하기 위해 각각의 모듈(100)내에 존재한다. 제 2 도에 도시된 파형은 1Khz의 속도로 발생되는 마스터(master)프레임 타이밍 펄스, 5.12MHz의 속도로 발생하는 클럭 펄스 0-27, 및 상태기 타이밍 펄스 SM0-SM10을 도시한 것이다. 시스템내에 설치된 스위치 모듈(100)으로, 프리셋트 개시 디코더(101)은 동일성, 즉 고정된 4비트 2진 워드 ID0-ID3을 제공하는 하드 와이어드 위치(도시하지 않음)에 접속된다. 비트 ID0-ID3의 신호 상태들의 조합은 디지탈 키 전화 시스템내의 가능한 스위치 모듈 위치마다 독특하다. 프리셋트 개시 디코더(101)은 표 1에 기재된 바와 같은 비트 상태 조합에 응답하여 버스(102)상에 5비트 2진 워드를 발생시킨다. 5비트 계수기(103)은 버스(102)상의 워드에 대응하도록 마스터 프레임 펄스의 발생에 의해 각각 프리셋트된 후, 클럭 펄스의 발생에 따라 각각 증가된다. 계수기(103)의 출력(104)는 계수기(103)내의 계수 19의 발생에 따라 리드(106)상에 리셋트 신호를 발생시키는 디코더(105)에 의해 디코드된다. 그러므로, 다음 클럭 펄스의 발생으로, 계수기(103)은 계수 0으로 리셋트된다. 그러므로, 표 1 내에 기재된 바와 같이 페이즈되는 모듈로 20계수 기능이 제공된다.

[표 1]

표에 따르면, 예를 들어 회로 스위치 모듈 0의 경우에, 직렬 TDM프레임의 최후 채널(31)에 타임 슬롯트620내에 삽입될 때까지 직렬 TDM경로(11)상의 채널 0은 병렬 TDM버스(10)을 통해 타임 슬롯트 0내에 삽입되고, 채널 1은 타임 슬롯트 20내에 삽입된다.

바꾸어 말하면, 각 TDM경로는 1차 버스(10)상에서 지정된 32개의 병렬 10비트 수신 채널들을 갖고 있고, 각각의 이 채널들은 한번에 19개의 다른 채널 발생에 의해 다른 채널로부터 분리된다.

또한, 디코더(105)는 계수치 19가 계수기(103)내에서 발생하는 것과 일치하여 SMO타이밍 펄스를 발생시킨다. 쉬프트 레지스터(109)는 제 2 도에 도시된 바와 같이 추가 타이밍 펄스를 발생시키기 위해 SMO타이밍 펄스 및 클럭 펄스에 응답한다.

제 4 도를 참조하면, 병렬 TDM버스(10)상의 타임 슬롯트 발생은 모듈로 20계수기(111) 및 모듈로 32계수기(112)를 포함하는 병렬 슬롯트 계수기에 의해 추적된다. 계수기(111)은 5개의 타임 슬롯트 계수기 리드 TSC D-4상에 반복 계수 0 내지 19를 제공하기 위해 5.12MHz클럭 펄스에 응답한다. 계수기(112)는 5개의 타임 블럭 계수 리드 TBC 0-4상에 반복 계수 0 내지 19를 제공하기 위해 계수기(111)내의 각 리셋트 발생에 따라 증가되므로, TSC 및 TBC리드상의 2진 신호들은 프레임당 64개의 병렬 타임 슬롯트 어드레스들을 정한다. 직렬 채널 계수기 기능은 직렬 TDM경로(11 및 21)내의 채널 발생을 정하기 위해 직렬 채널 계수 리드 SCC 0-4상에 32개 채널 계수기 어드레스를 제공하는 계수기(113)에 의해 제공된다. 계수기(113)은 타이밍 펄스 SM6에 의해 표시된 바와 같은 각 타임 블럭 발생에 따라 증가된다. 모든 계수기(111, 112 및 113)은 각 마스터 프레임 펄스발생에 따라 리셋트된다.

제 5 도에 도시된 변환기 회로는 회로 스위치 모듈(100)내에 존재하고, TDM경로(11 및 21)상의 각각의 64개 TDMT 및 64개 TDMR채널에 대해 직렬-병렬 전환과 병렬-직렬 변환을 수행한다. 상술한 바와 같이, TDMT채널은 인입 채널이고, 데이타 또는 음성 펄스와 터미널 수단에서 개시되는 신호 발생 비트들을 반송하지만, 대응 TDMR채널들은 개시 터미널 수단으로 각각 인출되는 채널이다. 각 인입 타임 슬롯트는 병렬 형태로 변환되고 선정된 타임 슬롯트 기간 중에 일차 버스(10)상에 어써트되는 10개의 2진 비트를 포함한다. 각 인출 타임 슬롯트는 2개의 소오스들 중 한개의 소오스로부터 얻어지는 10개의 2진 비트를 포함하는데, 한 소오스는 2차 버스(20)상의 대응 타임 슬롯트 기간이고, 다른 소오스는 1차 버스(10)상의 소정의 타임 슬롯트 기간으로부터의 8개 비트이다. 즉, 이 10개 비트는 타임 스위치를 횡단하는 8개 비트 플러스 TDMR채널 발생에 대응하는 2차 버스(20)상의 타임 슬롯트 기간으로부터의 2비트이다.

변환기 회로에 대해서, 제 6 도내에 도시된 타이밍 신호에 관련하여 더욱 상세하게 기술하겠다. 제 6 도의 상부에 도시된 SYSTEM CLOCK파형, 및 제 8 도내의 몇가지 다른 파형들은 편의상 수직 상승부와 하강부를 갖고 있는 것으로 도시되어 있다. 실제적으로, 이 파형들은 제 2 도내에 도시된 파형들과 유사한 경사 상승부 및 하강부를 갖는다. 변환기 회로는 3개의 직교 쉬프트 레지스터(501, 502 및 503)을 포함한다. 이 3개의 레지스터들은 요구된 직렬-병렬, 및 병렬-직렬 변환을 수행한다. 각각의 직교 쉬프트 레지스터(501, 502 및 503)은 쉬프팅 및 방향 제어를 위해 제 6 도에 도시된 비중첩(non-overlapping) 타이밍 신호를 발생시키는 클럭 발생기(도시하지 않음)에 관련된다. 수직 방향 제어 신호(V1, V2 및 V3)는 레지스터(502, 501 및 503)의 쉬프트 기능을 수직으로 향하게 하기 위해 사용된다. 수평 방향 제어 신호(H1, H2 및 H3)은 레지스터(502, 501 및 503)의 쉬프트 기능을 수평으로 향하게 하기 위해 사용된다. 레지스터(502, 501 및 503)내의 D형 플립플롭 소자들의 실제 로딩(loading)은 신호 펄스(S1, S2 및 S3)에 의해 클럭된다. 제어 신호(V2 및 V3)은 이 신호 펄스들이 인접 H2 및 H3신호 펄스로부터 제거된 20개 시스템 클럭 기간이라는 것을 나타내기 위해 파선으로 되어 있으므로, 이들은 40시스템 클럭 기간에서 각각 개시된다. TDMR직렬 비트 열의 비트들은 직렬 디지탈 루프 클럭 신호 C690의 상승 연부와 일치되게 시간이 정해진다. 경로(11 및 21)상의 TDMT 직렬 비트 열들의 비트들은 래치 (51 및 521)에 의해일치되게 샘플되어 다시 시간이 정해진다. 직렬 디지탈 루프 클럭 신호 (690)의 상승 연부전의 시스템 클럭 주기의 1/2싸이클 동안, (2×8)출력 레지스터(502)의 내용은 각각의 TDMR채널의 제 1 비트를 참조번호(11 및 12)에 제공하기 위해 수신 멀티플렉스(535)에 의해 선택된다. 수신 멀티플렉서 선택은 제 6 도에 도시된 MUX SEL OUTGOING제어 신호에 응답한다. 인출 비트들은 10비트 타임 슬롯트의 전송을 개시하도록 클럭 신호 C690의 상승 연부에 의해 시간이 정해진다. 그후 즉시, 대응 TDMT채널의 개시 비트들은 동일한 클럭 신호 C690의 하강 연부를 사용하여 래치(511 및 521)에 의해 샘플된다. 그다음, 샘플된 비트들은 (2×2)인입 레지스터(501)에 인가된다. 상기 동일한 클럭 신호 C690중에, 레지스터(502) 및 인입 레지스터(501)의 내용은 일차 버스(10)의 리드 상에 멀티플렉서(532)에 의해 병렬로 어써트된다. 제 6 도내에 디코드(18)의 상승 연부로 표시되는 타임 슬롯트(TS) 19발생의 경우에만, 멀티플렉서(532)가 Z버스 신호 상태들을 P버스(10)에 게이트시키게 된다. 상기 동일한 C690클럭 신호의 하강 연부 다음의 동일 시스템 클럭 신호의 1/2싸이클 동안, 3개의 직교 레지스터(501, 502 및 503)은 클럭되어, 인입 레지스터(503)이 개시 비트들을 수용하게 되고, 출력 레지스터(503)이 제 2 출력 비트를 멀티플렉서(535)로 이동시키게 하며, 레지스터(502)가 멀티플렉서(532)를 향해 TDMT경로(21)의 8개 비트를 이동시키게 한다. 동시에, 인입 레지스터(501)은 멀티플렉서(533)을 통해 멀티플렉서(532)를 향해 나머지 2개 비트를 이동시킨다. 다음 2개의 인출 병렬 정보 바이트들은 타이밍 신호 SM2 및 SM6의 제어하에서 데이타 보유(holding) 레지스터(504 및 505)를 통해 레지스터(502)내로 이동된다. 동시에, 상술한 바와 같이, 레지스터(501)은 각 인입 TDMT채널의 제 1 의 2개 비트를 격납한다. 제 1 의 2개 비트들이 발생되었을 때, 레지스터(501 및 503)은 모든 10개의 레지스터된 비트들이 P버스(10)을 향해 병렬로 쉬프트될 때 다음 인출 타임 슬롯트 순차의 개시시까지 다른 클럭 신호들을 수신하지 않는다.

다음 타임 슬롯트 순차의 개시시에, 레지스터(501 및 503)은 각각의 내용(2비트)을 수직으로, 즉 제 5 도 내에서 상향으로 이동시키게 된다. 그후에, 다음 8개 TDMT비트들은 레지스터(502)내로 수직으로 쉬프트되고, 이전 내용들은 유사하게 멀티플렉서(535) 및 TDMR경로(11 및 21)을 통해 전송되도록 쉬프트 아웃된다. 수평 방향 제어 신호 및 수직 방향 제어 신호들은 교대로 계속 어써트되므로, TDM경로(11 및 21)상의 각 TDM채널마다 병렬-직렬 및 직렬-병렬 싸이클을 반복한다.

제 7 도의 타임 스위치 회로는 일차 버스(10)상의 640개 타임 슬롯트들중 한개의 슬롯트로부터 제 5 도내의 변환기 회로의 병렬 입력 멀티플렉서(506)의 병렬 T버스 입력으로 8개 정보 비트를 적시에 전송하므로, 호출제어기(8)조정에 따라 궁극적으로 TDM경로(11 또는 21) 타임 슬롯트로 전송한다. P버스(10)상의 각 타임 슬롯트의 정보 비트는 데이타 입력 회로(710)에 의해 순간적으로 포착된 후, 2중 포트 등속 호출 메모리(RAM)(701)의 입력에 인가된다. 이중 포트 RAM(701)은 해독 억세스 어드레스 포트(704)에 인가된 6비트 어드레스에 응답하여 T버스(770)을 구동시키는 출력(703)을 포함한다. RAM(701)은 입력(702)에서 수신된 정보를 격납하기 위해 전형적인 어드레스 디코드 회로를 포함하지 않는 전형적인 2중 포트 메모리 장치와는 상이하다. 그 대신에, 각 기입 어드레스는 디코드되어, 각각의 64개 기입 엔에이블 리드(706)에 인가된다. 디코드된 기입 어드레스는 기입 엔에이블 래치 및 스트로브(strobe) 회로(720)을 통해 시간이 정해진다. 소정의 기입 엔에이블 리드들이 회로(720)에 의해 동시에 어써트될 수 있다. 2중 포트 RAM(701)은 경우에 따라서 대응 메모리 위치에 상기 8개 정보 비트의 신호 상태를 격납함으로써 64개 기입 엔이블 리드(706)들중 몇개 또는 모든 리드상의 신호 어써션에 응답한다. 예를들어, 리드(706)이 전혀 어써트되지 않으면, 격납위치는 전혀 기입되지 않는다. 1개 이상의 리드(706)이 어써트되면, 1개 이상의 대응 격납 위치들이 기입된다. 64개 2중 포트 RAM격납 위치를 해독하는 것은, 신호 SM2와 SM6, 및 제 4 도내의 계수기(113)에 의해 발생되는 32개의 연속적으로 발생된 TDM채널 어드레스에 의해 토글되는 래치(711)내에서 플립플롭(도시하지 않음)의 제어하에서 규칙적, 주기적 및 순차적으로 행해진다.

접속 메모리(730)은 정보 비트 상태가 2중 포트 RAM(701)내에 격납되는 640개 P버스(10) 타임 슬롯트의 실제 타임 슬롯트에 관한 정보를 포함한다. 접속 메모리(730)은, 11비트 데이타 입력 포트(731), 6비트 어드레스 포트(732) 및 10비트 비교 어드레스 포트(733)을 포함하는 내용 어드레스 가능 메모리에 의해 제공된다. 내용 어드레스 가능 메모리들의 일반적 구조와 동작은 공지되어 있다. 이 예내에서, 정보가 격납되는 P버스 어드레스가 접속 메모리(730)내의 메모리 위치내에 제공된다. 각각의 64개 메모리 위치(도시하지 않음)는 각각의 64개 출력 리드(736)에 대응한다. 디지탈 비교기(도시하지 않음)는 비교 포트(733)에 나타나는 어드레스가 각각의 64개 메모리 위치에 격납된 정보와 각각 비교되도록 각각의 64개 메모리 위치에 관련된다. 비교 포트(733)에서의 어드레스와 메모리 위치에서의 정보가 동일하고, 메모리 위치가 또한 어써트된 유효 비트를 포함하는 모든 경우에, 64개 출력 리드(736)들중 대응 리드가 어써트된다. 어써트된 상태는 상술한 것에 응답하여 회로(720)을 통해 2중 포트 RAM(701)에 전송되므로, 상술한 바와 같이 응답하게 된다.

디지탈 키 전화 시스템의 동작은 호출 제어기(8)에 의해 조정되는데, 데이타 래치 회로(740) 및 어드레스 래치 회로(750)을 통해 접속 메모리(730)의 메모리 위치내에 정보를 제공하기 위해 P버스(10)상의 32개 타임 슬롯트를 사용한다. 이 정보는 P버스(10)상의 4개의 순차 발생 타임 블럭의 타임 슬롯트(19)를 각각 점유하는 4개 바이트 형태로 호출 제어기(8)로부터 전달된다. 이 4개 바이트들은 어드레스 바이트가 뒤따르는 명령 바이트, 하위(low order) 데이타 바이트, 및 상위(higher order) 데이타 바이트를 포함한다. 각각의 이 바이트들은 바이트들이 실제로 호출 제어기(8)로부터의 명령이라는 것을 나타내는 P버스(10)의 2개의 나머지 리드들중 한 리드상에, 유효 신호와 함께 어써트된다. 명령 바이트의 일부분은 접속 메모리, 소오스 접속 메모리 또는 목적지 접속 메모리중 한 메모리용으로 의도된 기입 또는 해독 기능을 지정한다. 비교기는 유효 신호, 및 어드레스 래치가 다음 바이트인 어드레스 바이트를 격납하게 함으로써 명령 바이트의 나머지 부분과 ID0-3간의 일치에 응답한다. 그후, 데이타 래치(740)은 하위 및 상위 바이트의 11개 비트 상태를 포착하는데, 이들은 어드레스 래치(750)에 의해 어써트된 6개 어드레스 비트들에 의해 표시된 바와 같은 접속 메모리(730)의 메모리 위치내에 후속 격납된다. 또한, 접속 메모리내의 소정 어드레스의 정보 내용을 확인하기 위해 호출 제어기(8)이 제공된다. 이 경우에, 명령 바이트는 해독 기능을 나타내고, 어드레스 바이트는 해독될 메모리 위치를 나타낸다. 후속 하위 및 상위 바이트는 격납된 정보에 의해 접속 메모리(730)의 데이타 출력(738)로부터 출력 래치(712) 및 버퍼(713)을 통해 Z버스로 구동되므로, 제 5 도내의 멀티플렉서(532)를 통해 P버스(10)상에 구동된다.

제 8 도내의 타임 스위치 회의 회로는 디지탈 키 전화 시스템내에 3파티(three party) 회의 특징을 제공한다. 타임 스위치 회의 회로는 P버스(10)상의 640개 타임 슬롯트들 중 다른 타임 슬롯트로부터 예를들어, 제 7 도를 설명할 때 언급된 TDM경로 타임 슬롯트에 8개 정보 비트를 적시에 전달할 수 있는 능력을 추가시킨다. 유입에 의해 매우 간단하게, 바이트들은 제 7 도로부터의 T버스(770)출력을 통해, 그리고 회로 C버스(991)을 통해 멀티플렉서(992)에 제공된다. 각 바이트의 4개 최대 유효(most significant)비트(신호 비트를 포함하지 않음)은 C버스(991)로부터의 4개 비트값이 T버스(995)로부터의 4개 비트값과 같거나 큰 경우에 T버스(540)상에 버스(991)로부터의 8개 비트를 어써트하도록 멀티플렉서(992)를 조정하는 비교기(993)내에서 비교된다. T버스(996)값이 큰 경우에, T버스(995)로부터의 8개 비트는 멀티플렉서(992)에 의해 T버스(540)상에 어써트된다. 그러므로, 각 파티가 다른 2개 파티중 순간적으로 가장크게 말하는 파티만을 듣게 되는 3파티 회의 호출이 실행될 수 있다.

제 8 도의 타임 스위치 회의 회로를 보다 상세하게 고찰하면, P버스(10)상의 각 타임 슬롯트의 정보 비트들은 PCM입력 래치(910)에 의해 순간적으로 포착된 후, 2중 포트 RAM(901)의 입력(902)에 인가된다. 2중 포트 RAM(901)은 PCM출력 래치 회로(990)을 통해 C버스(991)에 버퍼(buffer)되는 출력(903)을 포함한다. 이와 유사하게, T버스(770)은 래치 회로(994)를 통해 T버스(995)에 버퍼된다. 2중 포트 RAM(901)은 16개의 메모리 위치만을 갖고 있고, 이 메모리 위치에 격납된 정보를 독출하기 위한 전형적인 디코드 회로가 없다는 것이 2중 포트 RAM(701)과 다르다. 각 기입 어드레스는 디코드되어, 각각의 16개 기입 엔에이블 리드(906)에 제공되고, 이와 유사하게, 각 해독 어드레스는 디코드되어, 각각의 16개 해독 엔에이블 리드(907)에 인가된다. 디코드된 기입 어드레스는 기입 엔에이블 래치 및 스트로브 회로(920)을 통해 시간이 정해진다. 이와 유사하게, 디코드된 해독 어드레스는 해독 엔에이블 래치 및 스트로브 회로(970)을 통해 시간이 정해진다. 또한, 해독 엔에이블 래치 및 스트로브 회로(970)은 EXCLUSIVE OR논리 회로(도시하지 않음)를 포함하므로, 리드(971)상에 비교 엔에이블 신호를 어쓰트시킴으로써 단일 디코드된 해독 어드레스 발생에 응답한다. 비교 엔에이블 신호는 비교기 회로(993)의 선택 기능을 작동시키기 위해 사용되므로, 비교 엔에이블 신호의 부재시에 멀티플렉서(992)가 T버스(540)상에 T버스(995) 비트 상태를 독점적으로 어써트시키게 한다. 그러므로, 해독 엔에이블 래치 및 스트로브 회로(970)의 입력에서 디코드된 해독 어드레스가 전혀 어써트되지 않거나 1개 이상의 디코드된 해독 어드레스가 어써트되면, 회의 기능은 발생하지 않는다. 2중 포트 RAM(901)은 대응 메모리 위치에 상기 8개 정보 비트의 신호 상태를 격납시킴으로써 기입 엔에이블 리드(906)상의 신호 어썬션에 응답한다. 이와 유사하게, 어써트되는 대응 해독 엔에이블 리드(907)에 응답하여 2중 포트 RAM(901)내의 메모리 위치가 해독된다.

소오스 접속 메모리(930)은 정보 비트 상태가 2중 포트 RAM(901)내에 격납되는 실제 P버스 타임 슬롯트에 관한 정보를 포함한다. 소오스 접속 메모리(930)은 각각의 16개 출력 리드(936)에 각각 대응하는 16개 메모리 위치(도시하지 않음)을 갖고 있는 내용 어드레스 가능 메모리에 의해 제공된다. 이 소오스 접속 메모리(930)은 11비트 데이타 포트(931), 6비트 어드레스 포트(932) 및 10비트 비교 어드레스 포트(933)을 포함한다. 디지탈 비교기(도시하지 않음)는 비교 포트(933)에서 나타나는 어드레스들이 각각의 16개 메모리 위치에 격납된 정보와 각각 비교되도록 각각의 16개 메모리 위치에 관련된다. 비교 포트(933)에서의 어드레스와 메모리 위치에서의 정보가 동일하고, 메모리 위치가 어써트된 유효 비트도 포함하는 경우에, 16개 출력 리드(936)들 중 대응 리드가 어써트된다. 어써트된 상태는 회로(920)을 통해 2중 포트 RAM(901)에 후속 전달되는 디코드된 기입 어드레스를 나타내므로, 상술한 바와 같이 응답한다.

목적지 접속 메모리(980)은 2중 포트 RAM(901)내에 격납된 정보 비트 상태가 멀티플렉서(992) 및 T버스(540)을 통해 보내질 수 있는 TDM경로(11 및 21)상의 실제 TDMR타임 슬롯트에 관한 정보를 포함한다. 이 목적지 접속 메모리(980)은 상술한 소오스 접속 메모리(930)의 구조와 유사한 구조로 되어 있다. 비교 포트(983)에서 나타나는 어드레스들은 각각의 16개 메모리 위치에 격납된 정보와 각각 비교된다. 비교 포트(983)에서의 정보와 메모리 위치에서의 정보가 동일하고, 메모리 위치가 어써트된 유효 비트도 포함하는 경우에, 16개 출력 리드(986)들중 대응 리드가 어써트된다. 해독 엔에이블 래치 및 스트로브 회로(970)내의 EXCLUSIVE OR논리 회로는 대응 해독 엔에이블 리드(907)이 어써트될 수 있게 할 수 있으므로, 2중 포트 RAM(901)이 상술한 바와 같이 대응 메모리 위치로부터 8개 정보 비트 상태를 독출하게 한다.

비교 포트(983)에서 나타나는 정보는 채널 계수기 래치 회로(911)에 의해 채널 계수기 버스 리드 SSC0-4로부터 어써트된다. 또한, 래치 회로(911)은 래치 회로(711)에 관련하여 상술한 것과 유사하게, 타이밍 신호 SM2 및 SM6에 의해 토글되므로, 프레임당 64개 어드레스를 제공하는 플립플롭(도시하지 않음)을 포함한다.

디지탈 키 전화 시스템내의 회의 기능 동작은, 접속 메모리(730)에 관련하여 상술한 것과 유사한 방식으로 데이타 래치 회로(940) 및 어드레스 래치(950)을 통해 소오스 접속 메모리(930) 및 목적지 접속 메모리(980)내에 정보를 제공하기 위해 P버스(10)상에 제공된 32개 타임 슬롯트를 사용하는 호츨 제어기(8)에 의해 조정된다. 이와 유사하게, 호출 제어기(8)은 제 8 도에 도시된 바와 같이 접속된, 데이타 출력(938), 데이타 출력 래치 회로(912), 버퍼 회로(913) 및 Z버스에 의해 소오스 접속 메모리(930)의 정보 내용을 확인한다. 또한, 목적지 접속 메모리의 정보 내용은 제 8 도에 도시된 바와 같이 접속된 데이타 출력(988), 데이타 출력 래치 회로(914), 버퍼 회로(915),및 Z버스에 의해 호출 제어기(8)에 이용될 수 있다.

Claims (12)

1. 대응 디지탈 신호 포트들(19)에 의해 제공된 라인을 통해 디지탈 신호 통신(DSC) 터미널들사이에, 호출 제어기(8)에 의해 지정된 바와 같은, 통신 경로를 제공하기 위한 디지탈 키 전화 시스템에 있어서, 각각의 디지탈 신호 포트와 고정쌍 관계로 각각의 송신 및 수신 직렬 비트열내에 존재하는 선정된 다수의 시분할 멀티플렉스 송신(TDMT) 및 수신(TDMR) 채널을 제공하기 위해 선정된 다수의 상기 디지탈 신호 포트들에 접속되고, 선정된 다수의 m개 정보 비트를 초과하는 고정된 다수의 비트 발생의 전송을 위한 고정된 타임 슬롯트 기간으로 되어 있는 시분할 멀티플렉스(TDM) 직렬 전송 경로(11), 다수의 최소한 m개 병렬 신호 경로를 포함하는 제 1 전송 버스(10), 호출 제어기로부터의 타이밍 신호에 응답하여 TDM직렬 전송 경로내에 선정된 TDM프레임 기간 및 채널 발생을 정하고, 제 1 TDM 병렬 버스에 관련하여 상기 프레임 기간들중 한기간 동안 상기 채널 발생의 전체 배수인 타임 슬롯트 발생을 정하는 타이밍 수단(제 4 도), TDM직렬 전송 경로와 제 1 전송 버스사이에 접속되는 회로 스위치 모듈(100), 다수의 m개 병렬 신호 경로들을 포함하는 모듈 전송 버스(540), 제 1 및 모듈 전송 버스들 중 한개의 버스에 각 채널 발생의 TDM직렬 비트열 상태를 전송하고, 대응 채널 발생중에 TDMR직렬 비트열에 제 1 및 모듈 전송 버스 중 다른 버스의 m개 병렬 신호 경로들의 비트상태를 전송하기 위한 변환 회로 수단(제 5 도), 및 호출 제어기에 의해 정해여 있는 타임 슬롯트 기간동안 발생하는, 제 1 버스와 모듈 버스들중 한개의 버스로부터의 비트 상태를 격납하고, 타이밍 수단으로부터 정해진 채널 발생에 응답하여 다른 버스에 격납된 비트 상태를 전송하기 위해 제 1 전송 버스와 모듈 전송 버스사이에 접속되는 타임 스위치 수단(제 7 도)을 포함하는 것을 특징으로 하는 디지탈 키 전화 시스템.
2. 대응 디지탈 신호 포트들(19)에 의해 제공된 라인을 통해 디지탈 신호 통신(DSC) 터미널들사이에, 호출 제어기(8)에 의해 지정된 바와 같은 통신 경로를 제공하기 위한 디지탈 키 전화 시스템에 있어서, m개 이상의 병렬 도선을 포함하는 제 1 전송 버스(10), 각각의 디지탈 신호 포트와 고정된 관련상태에 있고, 병렬도선수에 대응하는 다수의 비트 상태를 전송할 수 있는 최소한 한개의 송신(TDMT) 및 수신(TDMR)채널을 갖고 있는 TDM직렬 전송 경로(11), 제 1 전송 버스와 TDM직렬 전송 경로사이에 접속되는 회로 스위치 모듈(100), TDM프레임 기간과 직렬 채널 어드레스들을 정하고, 각 TDM프레임 기간중에 직렬 채널 어드레스 발생의 전체 배수인 병렬 타임 슬롯트 어드레스들을 정하기 위한 타이밍 수단(제 4 도), m개의 병렬 도선을 포함하는 모듈 전송 버스(T버스), 선정된 타임 슬롯트중에 각 TDMT채널로부터 제 1 버스의 병렬도선까지 직렬 비트 상태를 전송하고, 모듈 버스의 m개 병렬 도선으로부터 각 TDMR채널까지 비트 상태를 일렬로 전송하기 위한 변환 수단(제 5 도), 및 호출 제어기에 의해 정해진 바와 같은 타임 슬롯트내에서 및 호출 제어기에 의해 정해진 바와 같은 메모리 위치에서 발생하는 제 1 버스로부터의 비트 상태를 격납하고, 직렬 채널 어드레스에 응답하여 억세스된 바와 같은 메모리 위치로부터 모듈 전송 버스에 비트 상태를 전송하기 위해 타이밍 수단에 응답하는 타임 스위치 수단(제 7 도)을 포함하는 것을 특징으로 하는 디지탈 키 전화 시스템.
3. 제 2 항에 있어서, 상기 변환 회로가 제 1, 제 2 및 제 3 직교 메모리 어레이(501, 502, 503)을 포함하고, 상기 제 1 어레이가 각각의 TDMT채널로부터 비트 상태를 일렬로 수신하고, 채널들 베이스 상에서, 제 1 버스의 m개 도선상의 병렬 어써션을 위해 제 2 어레이에 m개 비트 상태를 순차적으로 전송하고, 제 1 버스의 대응도선 상에 m개 비트 상태를 초과시에 최소한 1개의 비트 상태를 어써트하며, 상기 제 2 어레이가 제 1 버스상의 m개 비트 상태들을 어써트하고, 제 1 버스상의 m개 비트 상태를 어써트한 다음에, 모듈 전송 버스로부터 m개 비트 상태를 병렬로 수용하며, 한 단부(535)에서 대응 디지탈 신호 포트로 전송하기 위해 대응 TDMR채널내의 비트 상태를 순차적으로 어써트하고, 다른 단부에서 제 1 어레이로부터 대응 TDMT채널의 m개 비트를 순차적으로 수신하고, 상기 제 3 어레이가 호출 제어기에서 발생되고 대응 TDMR채널용으로 정해져 있는 비트 상태를 수용하고, TDMR채널 기간내의 선정된 순간에 비트 상태를 어써트하는 것을 특징으로 하는 디지탈 키 전화 시스템.
4. 제 2 항에 있어서, 상기 회로 스위치 모듈이 각 포트에 관련된 2개의 TDM포트를 접속시키고, 변환 회로가 TDMT 및 TDMR직렬-병렬 변환을 수행하기에 적합한 것을 특징으로 하는 디지탈 키 전화 시스템.
5. 제 2 항에 있어서, 하드 와이어드된 독특한 식별 코드(ID0-ID3)과 각각 접속되는 다수의 회로 스위치 모듈을 포함하고, 각각의 회로 스위치 모듈내의 타이밍 수단이 독특한 식별 코드에 응답하므로, 관련된 TDM프레임 기간들이 동상으로 분배되며, 전체 배수를 정하는 전체수가 제 1 버스에 접속될 수 있는 회로 스위치 모듈의 최대수 플러스 1에 대응하는 것을 특징으로 하는 디지탈 키 전화 시스템.
6. (a) 각각의 프레임 기간내에 순차 프레임 기간 및 X순차 채널 기간을 정하고, 각각의 채널 기간중에, m개의 정보 비트 및 최소한 1개의 다른 비트를 수신하고, X/2 각각의 고정된 2개의 채널 접속 디지탈 신호 포트 위치와 고정된 X채널 접속 회로 스위치 위치사이에 m개의 정보 비트 및 최소한 1개의 다른 비트를 전송하는 단계, (b) y개까지의 회로 스위치 위치 및 관련된 디지탈 신호 포트 위치에서 단계(a)를 수행하는 단계, (c) 각 회로 스위치 위치에서, 프레임 기간당 xy타임 슬롯트 발생으로 고정된 독점적 대응 타임 슬롯트 발생시에 제 1 버스의 대응 병렬 리드상에 병렬로 각 채널 기간내에 전송된 비트 상태를 어써트시키는 단계, (d) 호출 제어기(8)에서, 전화 호출 진행에 적절한 채널 관련 순차 엔코드 정보를 전송하기 위해 제 1 버스로부터 다른 비트 상태를 해독하고, 동시에 디지탈 신호 포트 위치에서 수신하기 위해 적합한 다른 비트 상황을 어써트시키는 단계, (e) 각 회로 스위치 위치에서, 호출 제어기에 의해 지정된 바와 같은 타임 슬롯트 발생중에 제 1 버스로부터 m개 비트 상태를 포착하고, 호출 제어기에 의해 지정된 바와 같은 X개까지의 X채널 관련 메모리 위치(701)에 각각의 m개의 포착된 비트 상태를 격납하는 단계, (f) 스텝 (a)내에서 정해진 X개 순차 채널 기간의 발생과 동기하여 각각의 X개 메모리 위치로부터 m개 비트 상태를 순차적으로 해독하는 단계, 및 (g) 지정된 메모리 위치를 해독하는 제 1 경우에, 관련된 디지탈 신호 포트 위치에서 수신하기 위해 채널 기간내에 m개 비트 상태를 전송하고, 비지정된 메모리 위치를 해독하는 제 2 경우에, 관련된 디지탈 신호 포트 위치에서 수신하기 위해 채널기간 내에 아이들 코드를 나타내는 선정된 m개의 비트 상태들을 전송하며, 소정의 경우에, 관련된 디지탈 신호 포트 위치에서 수신하기 위해 단계(d)에서 제공되는 것과 같은 다른 비트 상태를 전송하는 단계를 포함하는 것을 특징으로 하는 디지탈 키 전화 시스템을 동작시키는 방법.
7. (a) 직렬 프레임 및 원 채널 구성 제 1 전송 매체(11, 12)로부터 병렬 프레임 구성 전송 매체(10)내에 독점적으로 제공된 타임 슬롯트에 비트 상태를 순차적으로 전송하는 단계, (b) 직렬 프레임 및 채널 구성 제 2 전송 매체(11, 21)의 가능한 목적지 채널에 각각 대응하는 다수의 메모리 위치를 갖고 있는 제 1 메모리(701)내에 비트 상태들이 격납된 타임 슬롯트들 중 최소한 한개의 타임 슬롯트를 지정하고, 각각의 지정된 타임 슬롯트에 관련하여 메모리 위치들 중 1개의 위치를 지정하며, 지정된 타임 슬롯트의 각각의 발생시에 지정된 메모리 위치내에 비트 상태를 격납하는 단계, (c) 제 2 전송 매체의 채널 발생과 동시에, 각각의 대응 메모리 위치를 해독하는 단계, (d) 각각의 지정된 메모리 위치로부터 해독되고 있는 동안에 제 2 병렬 구성 전송 매체(770)내에서 비트 상태를 어써트하고, 그렇지 않으면 선정된 비트 상태를 어써트하는 단계, 및 (e) 비트 상태들이 제 2 병렬 구성 전송 매체내에서 발생될 때 이 비트 상태를 포착하고, 직렬 프레임 및 채널 구성 제 2 전송 매체의 대응 순간 채널중에 최종 포착된 비트 상태를 일렬로 어써트시키는 단계를 포함하고, 정보가 원 채널내에서 디지탈 키 전화 시스템내로 전송되고, 목적지 채널내에서 디지탈 키 전화 시스템 외부로 루트되는 것을 특징으로 하는 디지탈 키 전화 시스템내의 디지탈 신호 통신 경로를 동작시키기 위한 방법.
8. 다수의 디지탈 신호 수단(13, 14, 15, 17)들 사이에 디지탈 신호 통신 경로를 제공하고, 소정의 디지탈 신호 기구와 전화 교환기에 관련된 통신 채널(23) 사이에 통신 링크를 제공하기 위한 키 전화 시스템에 있어서, 시분할 멀티플렉스 송신(TDMT) 채널과 시분할 멀티플렉스 수신(TDMR)채널 사이에 통신 경로를 제공하도록 동작할 수 있는 스위치 수단(100), 직렬 송신 및 수신 비트열내의 n쌍의 TDMT 및 TDMR채널을 각각 포함하는 다수의 각 시분할 멀티플렉스(TDM) 통신 경로(11, 21), 디지탈 신호 기구들중 1개의 기구를 키 전화 시스템에 각각 접속시키기 위한 다수의 디지탈 신호 통신 경로(19), 다수의 TDMR채널용 정보를 수신하여 대응 정보를 다수의 디지탈 신호 통신 경로들 중 미리 배열된 대응 경로에 송신하고, 디지탈 신호 통신 경로들로부터 정보를 수신하여 대응 정보를 대응 TDMT채널에 송신하기 위한, 다수의 TMD통신 경로들중 한 경로에 관련된 내부 포트 수단(12), 전화 교환기에 관련된 통신 채널과 최소한 한쌍의 TDMR 및 TDMT채널사이에 정보 신호를 결합시키기 위한 외부 포트 수단(22), 및 스위치 수단의 호출 진행 동작들을 조정하기 위해 소정의 디지탈 신호 터미널 및 전화 교환기로부터의 신호들에 응답하는 호출 제어기(8)을 포함하는 것을 특징으로 하는 키 전화 시스템.
9. 제 8 항에 있어서, 최대

   

   개 디지탈 신호 통신 경로가 내부 포트 수단을 통해 미리 배열된 TDMT 및 TDMR채널에 각각 관련되므로, 동작시에 1개 이상의 독립 전기 통신 링크가 소정의 디지탈 신호 수단용으로 공존상태로 제공될 수 있는 것을 특징으로 하는 키 전화 시스템.
10. 제 8 항에 있어서, 스위치 수단이, 직렬 비트열의 비트율과 동기되는 m개 비트 타임 슬롯트를 제공하기 위한 병렬 버스(10), 직렬 비트열로부터 병렬 버스로 명령을 통신하기 위한 제 1 전송 수단(제 5 도), 및 병렬 버스로부터 직렬 비트열로 정보를 통신하기 위한 제 2 전송 수단(제 7 도)을 포함하는 것을 특징으로 하는 키 전화 시스템.
11. 제 7 항에 있어서, (f) 비트 상태가 최소한 한개의 메모리 위치를 갖고 있고 그 내부에 비트 상태를 격납하는 제 2 메모리(901)내에 격납될 타임 슬롯트들 중 다른 한개의 슬롯트를 지정하는 단계, (g) 직렬 프레임 및 채널 구성 제 2 전송 매체내에 채널을 지정하는 단계, (h) 단계(g)내에서 지정된 채널의 발생에 대응할 때 제 3 병렬 구성 매체(991)내에서 제 2 메모리의 메모리 위치내에 격납된 비트 상태를 어써트시키는 단계, (i) 어써트된 각각의 비트 상태들 중 어느 비트 상태가 더큰 값을 갖느냐에 따라 제 2 및 제 3 병렬 구성 매체들중 한 매체를 선택하는 단계, 및 단계(e)내에서 선택된 매체로부터 비트 상태를 포착하는 단계를 포함하고, 목적지 채널에 대응하는 전화국에 음성 회의 기능을 제공하기 위해, 2개의 원 채널들 중 한 채널내의 정보가 선택되어 목적지 채널내의 디지탈 키 전화 시스템 외부로 루트되는 것을 특징으로 하는 디지탈 신호 통신 경로를 동작시키기 위한 방법.
12. 라인들 사이에, 호출 제어기(8)에 의해 지정된 바와 같은, 통신 경로를 제공하기 위한 디지탈 키 전화 시스템에 있어서, m개 이상의 병렬 도선을 포함하는 제 1 전송 버스(10), 각각의 다수의 라인과 고정된 관련 상태이고, 병렬 도선에 수직으로 대응하는 비트 상태를 각각 전송할 수 있는 최소한 1개의 송신(T) 채널 및 수신(R) 채널을 갖고 있는 TDM전송 경로(11), 제 1 전송 버스와 TDM직렬 전송 경로사이에 접속되는 회로 스위치 모듈(100), TDM프레임 기간 및 직렬 채널 어드레스들을 정하고, 각 TDM프레임 기간중에 직렬 채널 어드레스 발생의 전체 배수의 병렬 타임 슬롯트 어드레스들을 정하기 위한 타이밍 수단(제 4 도), m개의 병렬 도선을 각각 포함하는 제 1 및 제 2 모듈 전송 버스(770, 991), 선정된 타임 슬롯트중에 각 TDMT채널로부터 제 1 버스의 병렬 도선에 직렬 비트 상태를 전송하고, 어느 한 모듈 버스의 m개 병렬 도선으로부터 각 TDMR 채널 발생에 비트 상태들을 전송하기 위한 변환 수단 (제 5 도), 호출 제어기에 의해 정해진 TDMR 채널에 대응하는 메모리 위치에, 호출 제어기에 의해 정해진 바와 같은 제 1 전송 버스내의 타임 슬롯트내에서 발생하는 비트 상태를 격납하고, 직렬 채널 어드레스에 의해 정해진 바와 같은 메모리 위치로부터 제 1 모듈 버스에 비트 상태를 전송하기 위해 타이밍 수단에 응답하는 제 1 타임 스위치 수단(제 7 도), 호출 제어기에 의해 정해진 메모리 위치에 호출 제어기에 의해 정해진 바와 같은 제 1 전송 버스내의 타임 슬롯트내에서 발생하는 비트 상태를 격납하고, 직렬 채널 어드레스들에 관련되는 것으로서 호출 제어기에 의해 지정되는 메모리 위치들 중 한 메모리 위치로부터 제 2 모듈 버스에 비트 상태를 전송하기 위해 타이밍 수단에 응답하는 제 2 타임 스위치 수단(제 9 도), 및 제 1 및 제 2 모듈 버스들 중 한 버스로부터 비트상태를 독점적으로 전달하도록 변환 수단을 조정하기 위해 제 1 및 제 2 모듈 버스상에서 동시에 발생하는 비트 상태 값에 응답하는 선택 수단(992, 993)을 포함하고, 소정의 3개 라인 발생들간의 회의 통신 능력이 회로 스위치 모듈내에 제공되는 것을 특징으로 하는 디지탈 전화 시스템.

Images