JPS60501681A - 時分割交換システム用制御情報通信装置 - Google Patents

Abstract

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Description

【発明の詳細な説明】 時分割交換システム用制御情報通信装置発明の分野 本発明は時分割交換システム、より詳細には時分割交換システム内で制御情報を 通信するための装置に関する。

発明の背景 内蔵プログラム制御式通信交換システムはメモリ内に格納されたプログラムに応 答して交換機能を制御するある形式の知能を有する。以前ではこのようなシステ ムは全システム全制御するための１個の処理用実体を含むのが通常であった。技 術及びシステム設計の進化に伴って、処理時間全節約し、より複雑なシステム機 能及びシステム決定ができるように、主処理用実体からある種のルーチン機能全 分離することが必要となった。今日においては、ある種のより複雑なシステム機 能及びシステム決定を幾つかの知能プロセッサに分離させたシステムが設計され ている。交換システムの制御に関しての戦略の進化の過程を通じて、各種の処理 用主体全相互通信させる必要が発生した。あるシステムでは各種プロセッサ間の 全ての通信に使用される専用の制御装置用のバス構造を持つ。別のシステムでは 、交換ネットワークの通信経路を使用して、分布システムプロセッサと、制御情 報を翻訳し交換システム全体の動作全指示する中央制御装置との間の通信経路全 提供する。

交換ネットワークの通信経路全使用して制御情報全通信するシステムは、通常、 少数の反復時分割チャネルを会話信号あるいはデータ金運ぶことから前もって別 の用途、つまり、制御情報を運ぶために確保する。このようなチャネル全永久的 に多数確保すると、必然的に交換システムの能力に影響を与える。

交換システムのルーチン動作には少数のチャネルを永久的に割り当てることで十 分に対処できる。しかし、情報の量が増大すると、容量が不足する事態となる。

例えば、大きなプログラムを分布プロセッサのメモリに書込む必要がある場合、 例えば、プログラムケ更新したい場合、書込み動作に多量の時間が消費される。

さらに、制御情報金運ぶ全てのチャネルを使用され分布プロセッサが交換システ ムの一部全制御する機能全遂行できなくなることもある。

本発明の１つの目的は交換ネットワークの通信経路全使用し、分布プロセッサの 交換システムの制御全行なう機能に支障を与えることなく、中央制御装置と分布 プロセッサ間に多量のデータを運ぶための高能力の制御情報通信システムを提供 することにある。

発明の要約 本発明の時分割交換システムは、各タイムスロットにおいて、複数の入力ポート と出力ポートの間の通信経路上完結するための入力ポート及び出力ホートラ持つ 時分割スペース分割スイッチ、各々が複数の信号発生用加入者電話機及びこの入 力及び出力ポートの所定の１個に接続され、これによって、加入者電話機信号の デジタル化された信号全送信及び受信するだめの複数の通信装置、及び所定のタ イムスロットヲ加入者電話機信号のデジタル化された信号を運ぶことから前もっ て別の用途に使用するために確保し、確保されたタイムスロットにおいて第１の 制御情報を伝送するための制御情報通信装置を含む。

これに加えて、この通信装置の各々は制御装置、確保されたタイムスロットから 第１の制御情報を受信するだめの装置、及び第１の制御情報を確保されたタイム スロットにおいてこの制御装置に伝送するだめの装置金倉む。

本発明の時分割交換システム用の制御情報１．通信装置は、所定のチャネルが第 １の制御情報を運ぶために使用される時分割チャネル内のテジタル情報ケ運ぶだ めの第１の時分割多重回線、時分割チャネル内のデジタル情報を受信しこうして 受信したデジタル４ 情報全第２の時分割多重回線の時分割チャネルに伝送するための装置、及びタイ ムスロット交換装置の動作全制御するための制御装置金倉む。この制御情報通信 装置はさらに、第１の時分割多重回線に接続され、第１の時分割多重回線の時分 割チャネルからの第１の制御情報を制御装置にゲートし、第１の時分割多重回線 の残りの時分割チャネルによって運ばれる情報全タイムスロット交換装置にゲー トするだめの第１のゲート回路、及び第２の時分割多重回線の選択された時分割 多チャネルからのデジタル情報をこの制御装置にゲートするだめの第２のゲート 回路を含む。

本発明のより完全な理解は以下の図面全参照して行なわれる以下の説明によって 得られる。

第１図は本発明全具体化する時分割交換システムのブロック図であり、 第２図は第１図の実施態様において使用されるブロック伝送装置のブロック図で あり、 第３図は第１図の実施態様において使用されるタイムスロット交換装置のブロッ ク図であり、第４図は第１図の実施態様において使用されるメツセージスイッチ のブロック図であり、第５図は第１図の実施態様において使用されるリンク　イ ンタフェースのブロック図であり、第６図は第１図の実施態様において使用され るブロック伝送受信機のブロック図であり、第７図は情報の大容量伝送において 伝送される情報の形式を示し、そして 第８図は本実施態様において使用される１６ビツト　データ語金示す。

全般的な説明 第１図は本発明全具体化する時分割交換システムであり、例えば、加入者電話機 ２３から２８のような加入者電話機を相互接続するのに使用される。第１図の実 施態様は時分割多重スイッチ装置１ｏを含むが、該装置１０は６４個の入力ポー ト及び６４個ら成る。本実施態様はさらに３１個のタイムスロット交換装置を含 むが、ここでは代表として、タイムスロット交換装置１１及び１２が示される。

各々のタイムスロット交換装置１１及び１２は双方向タイムスロット交換装置を 含む。これに加えて、各々のタイムスロット交換装置１１及び１２は時分割多重 スイッチ装置１０の２個の入力ポート及び２個の出力ポートに接続される。本実 施態様においては、タイムスロット交換装置１１は時分割多重回線１３及び１４ を介して時分割多重スイッチの２個の入力ポ一ト、そして時分割多重回線１５及 び１６を介して該スイッチの２個の出力ポートに接続される。

以下の説明においては、時分割多重スイッチ装置１０のこの入力及び出力ポート は入力／出力ボート対と呼ばれる。この呼び方は、ある入／出力ポート対の入力 ポートへのデータ語の発信元がこの対の出力ポートからのデータ語の着信先でも あるためである。第１図に示すごとく、入／出力ポート対１は時分割多重回線１ ３及び１５と関連する。時分割多重回線１５から１６の各々は各々が２５６個の 時分割チャネルから成る１２５マイクロ秒フレームにてデジタル情報を運ぶ。従 って、各々のタイムスロット交換装置は各１２５マイクロ秒フレームにおいて最 高５１２チヤネルのデジタル情報の送信及び受信を行なう。

各々のタイムスロット交換装置は１つの制御装置と関連するが、ここでは、制御 装置１７はタイムスロット交換装置１１と関連し、そして制御装置１８はタイム スロット交換装置１２と関連する。これに加えて、各々のタイムスロット交換装 置は個々の時分割多重回線を介して複数の回線装置に接続されるが、第１図にお いては、これらの内、回線装置工９から２２が示される。本実施態様においては 、回線装置１９及び２０はタイムスロット交換装置１１に接続されており、回線 装置２１及び２２はタイムスロット交換装置１２に接続される。本実施態様の回 線装置の各々は複数の加入者電話機に接続されているが、ここではこの内の加入 者電話機２３から２６が示される。各々のタイムスロット交換装置と関連する回 線装置の具体的な数及び各々の回線装置と関連する加入者電話機の具体的な数は 収容すべき加入者数及びこれら加入者の発呼率によって決定される。

各々の回線装置は複数の加入者電話機、例えば、電話機２３か５２６の周知の形 式のアナログ　ループを終端し、アナログ会話信号を含む呼情報全デジタル　デ ータ語に変換するが、該デジタル　データ語はそれと関連するタイムスロット交 換装置に伝送される。さらに、各々の回線装置は加入者電話機からのサービス要 求を検出して、これら加入者電話機に対しである種の信号性情報全生成する。ど の加入者電話機から会話標本を取りこれを符号化するか、及びどの時分割チャネ ル全使用して符号化されたコード全回線装置とそれと関連するタイムスロット交 換装置の間で送信するかは、関連するタイムス１、墓ット交換装置の制御装置に よって決定される。

この加入者電話機、回線装置及びタイムスロット交換装置の関係は、相互接続さ れたこれら各グループについて、概むね同一である。従って、以下の説８ 明は、直接、加入者電話機２３、回線装置１９及びタイムスロット交換装置１１ についてなされるが、この説明はこれら装置の他の全てのグループに適用する。

回線装置１９は各々の加入者電話機に接続された回線全走査し、サービス要求を 検出する。サービス要求が検出されると、回線装置１９は制御装置１７にこの要 求及び要求７行なっている加入者電話機の同定を示すメツセージ全送信する。こ のメツセージは通信経路２７を介して伝送される。制御装置１７は要求されたサ ービス、要求全行なっている加入者電話機の同定及び使用が可能な設備に基づい て必要な変換全行ない、通信経路２７を介して回線装置１９に、加入者電話機２ ３からタイムスロット交換装置１１に情報？伝送するために回線装置１９とタイ ムスロット交換装置１１の間の複数の時分割チャネルのどれを使用するか全定義 するメツセージを送信する。このメツセージに基づいて、回線装置１９は加入者 電話機２３からのアナログ情報全デジタル　データ語に符号化し、結果としての データ語全指定チャネルに伝送する。本実施態様においては、回線装置１９はさ らに指定チャネルにＤＣ状態、つまり加入者電話機２３と関連する加入者ループ の回路が開いているか、閉じているかの指標を伝送する。

本実施態様の各チャネルは１個の１６ビツト　チー９　特異昭ＧＯ−５０１６８ １（５） ９語金運ぶことができる。各データ語（第８図）は８ピッ１−ＰＣＭデータ部、 ７ビツト信号法部、及びパリティピットから成る。信号法部はチャネル回路ある いは接続される加入者電話機に関する信号状情報を運ぶのに使用される。例えば 、信号法部のＡビットは関連する加入者電話機の現在のＤＣ状態全タイムスロッ ト交換装置１１に送信するのに使用される。

回線装置１９とタイムスロット交換装置１１の間の時分割チャネル全特定の加入 者電話機に割り当てた後、制御装置１７は割り当てられたチャネルに伝送される 情報全標本することによって加入者電話機からの信号状情報を検出する。この標 本動作は通信経路２８全介して遂行される。制御装置１７は加入者チャネルから の信号状情報、及び他の制御装置、例えば制御装置１８からの制御メツセージ、 並びに中央処理装置３０に応答して、タイムスロット交換装置１１のタイムスロ ット交換機能を制御する。前述したごとく、タイムスロット交換装置と時分割多 重スイッチ装置１０の間の各々の時分割多重回線は各々１２５マイクロ秒フレー ムの２５６個のチャネル金持つ。これらチャネルには発生順に１から２５６の数 字が割り当てられる。チャネルの順番は任意のチャネルが１２５マイクロ秒ごと に使用できるよう０ に反復される。タイムスロット交換装置は回線装置から受信されたデータ語を取 り、これを制御装置１７及び１８の制御下でタイムスロット交換装置と時分割多 重スイッチ装置１０の間の時分割多重回線のチャネルに置く。

時分割多重スイッチ装置１０はタイムスロットの反復フレームにて動作するが、 ここで、各々の１２５マイクロ秒フレームは２５６個のタイムスロットを持つ。

各々のタイムスロットにおいて、時分割多重スイッチ装置１０は７ｃの６４個の 人力ポートの任意の人力ポートに受信されたテータ語ケ制御メモリ２９内に格納 されたタイムスロット制御情報に従ってその６４個の出力ポートの任意のポート に接続できる。

時分割多重スィッチ装置１０ｉ通じての接続パターンンは２５６個のタイムスロ ットごとに反復され、各タイムスロットには１から２５６の順番で数字が割り当 てらｆ＋−る。従って、最初のタイムスロットＴＳＩにおいて、時分割多重回線 １３上のチャネル（１）内の情報は時分割多重スイッチ装置１０によって出力ポ ートロ４にスイッチし、次のタイムスロットＴＳ２において、時分割多重回線１ ３上の次のチャネル（２）を出力ポートロにスイッチすることができる。タイム スロット制御情報は中央制御装置３０によって制御メモリ２９に書込まれるが、 中央制御装置３０はこの制御情報を各種制御装置、例えば、制御装置１７及び１ ８から得られた制御メツセージから誘導する。

中央制御装置３０並びに制御装置１７及び１８は制御メツセージ全時分割多重回 線、例えば回線１３から１６の制御チャネルと呼ばれる選択され／こチャネルを 使用して、タイムスロット交換装置と時分割多重スイッチ装置１０の間で交換す る。本実施態様においては、各々の制御メツセージは複数の制御語を持ち各々の 制御チャネルは２５６個の時分割チャネルの各フレームにおいて１個の制御語全 伝送できる。ある任意の１対の入／出力ポートと関連する２個の時分割多重回線 の同一チャネルが制御チャネルとして事前に定義される。これに加えて、ある任 意の１つのチャネルのみが１対の時分割多重回線の制御チャネルとして使用され る。例えば、チャネル１が時分割多重回線１３とそれと関連する時分割多重回ａ １５の制御チャネルとして使用されると、他の時分割多重回線はチャネル１？制 御ヂヤネルとして使用することはできない。制御チャネルとして同一の数字同定 番号全持つ各々のタイムスロットにおいて、時分割多重スイッチ装［１０はその 制御チャネル全占拠するデータ語を第６４番目の出力ポートに接続し、第６４番 目の入力ポートに上述の制御チャ１２ ネルと関連する出力ボートに接続する。以下はチャネル１が時分割多重回線１３ 及び１５に対する制御チャネルであり、チャネル２が時分割多重回線１４及び１ ６に対する制御チャネルであるときの本実施態様の動作の例を示す。タイムスロ ットＴＳ１において、制御メモリ２９からの情報は、他の接続中で、時分割多重 回線１３のチャネル１内の制御語が出力ポートロ４に接続され、また、入力ポー トロ４のチャネル１内の制御語が時分割多重回線１５に接続されること全定義す る。同様に、タイムスロット番号ＴＳ２において、制御メモリ２９からの情報は 時分割多重回線１４のチャネル２内の制御語が出力ポートロ４に接続され、入力 ポートロ４の所のチャネル２内の制御語が時分割多重回線１６に接続されること 全定義する。この動作の間に、出力ポートロ４は時分割多重スイッチ装置１０か ら制御語全時分割多重スイッチに伝送する同一の数字同定を持つチャネル内の全 ての制御語全受信する。さらに、各々の制御チャネルはそれらと関連する制御チ ャネルと同一の数字同定を持つタイムスロットにおいて入力ポートロ４から制御 語を受信するように接続される。第６４番月にスイッチされた制御語は制御分配 装置３１に伝送されるが、これは制御語をその制御チャネルと関連する位置に一 時的に格納する。制御分配装置３１内の格納位置と制御チャネルの関連は格納さ れた情報の発信元を同定する。

タイムスロット交換装置からの各々の制御メツセージは開始文字、着信先部、信 号性情報部、及び終端文字を含む。着信先部は制御メツセージの期待される着信 先全一意的に定義する。制御分配装置３１は各々の制御メツセージの着信先部全 翻訳して、制御メツセージの適切な着信先を知り、メツセージを時分割多重スイ ッチ装置１０の入力ポートロ４の着信先装置と関連する制御チャネルと同一の数 字同定を持つチャネルに再伝送する。

上述の動作中、タイムスロット交換装置１１は、その反復制御チャネルにおいて 制御語全伝送することによって制御メツセージをタイムスロット交換装置１２に 伝送し、タイムスロット交換装置１２ｆｆｉ同定する着信先部を持つ制御メツセ ージを形成する。

制御分配装置３１は制御語を集めて、着信先部全翻訳し、そしてそのメツセージ 全タイムスロット交換装置１２と関連する制御チャネルと同一の数字同定を持つ チャネルにおいて入力ポートロ４に再送信する。制御メツセージはまた制御メツ セージの着信先部内に中央制御装置３０全定義することによって中央制御装置３ ０に伝送される。これが起こると、制御分配装置３１は通信回線３２を介してメ ツセージ４ 全時分割多重スイッチ装置ｌＯに戻すことな（中央制御装置３０に伝送する。同 様に、メツセージは特定のタイムスロット交換装置全定義する着信先部を持つ制 御メツセージ全制御分配装置３１に伝送することによって中央制御装置３０から タイムスロット交換装置の１つに伝送できる。この伝送は通信リンク３２（ｉ− 使用して達成することもできる。上述に述べた装置の詳細はＥ、　Ｈ，ハーファ （Ｅ、Ｈ，Ｈａｆｅｒ　）の特許第４，２９６，４９２号に見られる。

大容量情報転送装置 本実施態様では、各々の制御装置において２個の制御チャネルが使用できるのみ である。これら制御チャネルは個々の制御装置に永久的に割り当てられており、 比較的単純な通信インタフェースを可能とし−Ｃいる。例えば、時分割多重スイ ッチ装置１０は絶えず制御語を適描なタイムスロット交換装置に方路し、そして リンク　インタフェース６９（第３図）はタイムスロット交換装置を時分割多重 スイッチ装置に接続する時分割多重回線から制御語全自動的及び連続的に送信及 び受信する。このような専用システムは、制御装置間通信の通常の要求に十分に 答えられる能力を持つ使用し易い通信装置全提供する。

しかし、大容量の情報の伝送が要求されるときは、１２５マイクロ秒フレームに １個あるいは２個の制御語速度で転送全行なうのでは非常に長時間が要求される 。以下では、第１図の実施態様を大容量の情報を中央制御装置３０から個々の制 御装置、例えば、制御装置１７に伝送するのに使用する場合の説明を行なう。前 述したごとく、時分割多重スイッチ装置１０とタイムスロット交換装置、例えば 装置１１の間に接続された各々の時分割多重回線、例えば、回線１３及び１５は 、情報を運ぶだめの２５６個のチャネルを含み、またこれらのチャネルの１つは 制御情報金運ぶのに専用される。残りのチャネルは加入者の会話信号あるいは会 話テークを運ぶのに使用される。本実施態様におい−（は、通常、加入者情報を 運ぶ３２のチャネルが大容量情報全転送するのに一時的に使用できる。好ま（７ くは、８個間隔から成るこれら３２個のチャネルは、ここでは、ブロック伝送チ ャネルと呼ばれる。大容量の情報の伝送が開始されると、中央制御装置３０は任 意の制御装置に伝送されるべき情報を各々が２，０４８ハイドから成るブロック にてブロック伝送装置２０１に伝送する。

以下の説明においては、用語２には数２，０４８ｉ表わすのに使用される。ブロ ック伝送装置２０１は制御分配装置３１からの導線２５３、−、ｈのタイミング 情報全受信するが、該ブロック伝送装置２０１は後に詳細に述べる方法にて制御 分配装置３１のリンク１６ インタフェース１５２に接続される。前述したごとく、入／出力ポートロ４は情 報全各々が２５６チヤネルから成るフレームにて運ぶがこれらのチャネルの最高 ６２個は実際には制御語を運ぶ。さらに、入／出力ポートロ４の所の６２個の活 動チャネルの全てはブロック伝送チャネルにおいては起こらない。

例えば、ブロック伝送チャネルが３．１１．１９・・２５１のチャネル　シーケ ンスから成る場合、このシーケンスのチャネルのいずれも任意の制御装置、例え ば、制御装置１７．１８に対する制御チャネルとして使用されない。任意の制御 装置への大容量情報の伝送は中央制御装置３０によって開始されるが、該制御装 置３０はこの伝送全自身で開始することも、あるいは制御装置、例えば、制御装 置１７からの伝送要求に応答して開始することもできる。ブロック伝送装置２０ １からデータが伝送される前に、中央制御装置３０は時分割多重スイッチ装置１ ０を制御して、ポート６４の所の各々のチャネル　シーケンス３，１１．１９・ ・−２５１をその情報を受信する制御装置と関連する入／出力ポートに接続する 。中央制御装置３０はこの制御全導線４９を介してゲート制御情報を制御メモリ ２９に伝送することによって発揮する。これに加えて、中央制御装置３０は伝送 が行なわれるべきであること全示す制御メツセージｎ表明６ｏ−５ｏｘ６ａ＋　 （７） をブロック伝送全受信することになっている制御装置、例えば、制御装置１７に 伝送する。制御装置１７はこの制御メツセージに応答して、時分割多重回線１５ 上の各々のブロック伝送チャネル内の情報全制御装置１７内のブロック伝送受信 機２ｏ２（第３図）に導線３０３を介してゲートするようにタイムスロット交換 装置１１をセットする。ブロック伝送装置２０１は制御分配装置３１と一体とな ってブロック伝送情報のバイト全時分割多重回線１５１上のブロック伝送チャネ ルに挿入する。時分割多重スイッチ装置１０は各ブロック伝送チャネル全時分割 多重回線１５にスイッチするが、この時分割多重回線１５からこのハイドはタイ ムスロット交換装置１１によって受信され、ブロック伝送受信機２０２にゲート される。ブロック伝送受信機２０２は制御装置メモリ５７（第３図）の入／出力 バス　システムに接続される。ブロック伝送受信機によって受信された情報ブロ ックは後に詳細に説明する方法にてメモリ５７内に格納される。ブロック伝送が 完了すると、タイムスロット交換装置１１及び時分割多重スイッチ装置１０の両 方ともブロック伝送チャネルがらパ解除″され、これらチャネルは再び加入者信 号を運ぶのに使用が可能となる。

本システムはブロック伝送チャネルにおいては制御８ 御チャネルが起こらないように設計されているが、ブロック伝送チャネルは加入 者情報を運ぶのに使用できる。従って、中央制御装置３０によって時分割多重ス イッチ装置１０を通じてのタイムスロットが割り当てられると、中央制御装置３ ０は最後にブロック伝送タイムスロット全開り当てる。つまり、加入者情報を運 ぶのに使用できるタイムスロット交換装置と時分割多重スイッチ装置１０の間の 任意の１つの時分割多重回線上の２５５のチャネルの中の３２個のブロック伝送 チャネルはこの通信のために最後に割り当−Ｃられる。ブロック伝送が要求さ′ Ｆ１．３２個のブロック伝送チャネルの幾つかが現在加入者通信に割り当てらハ でいるときは、中央制御装置はこれらチャネルを再割り当てしてこれらチャネル を使用する会話を終結するか、あるいは後に詳細に説明する方法によって加入者 使用チャネルの使用を避ける第２図はブロック伝送装置２０１のブロック図を示 す。ブロック伝送装置２０１は中央制御装置３０から情報のブロック全受信して この情報のブロック全制御ブロック装置３１への通信経路２１９上ケ伝送できる ようにフォーマットの変換ケ行なう。通信経路２１９上に伝送される情報は最高 ３２個の１６ビツト　チャネル情報ケ含むが、これらチャネルの各々はメツセー ジ　スイッチ２２５（第１図）からの時分割多重回線２５１上の未使用のブロッ ク伝送チャネルと整列される。ブロック伝送装置２０１は２個のデータ　バッフ ァ　メモリ２０７及び２０８、並びに各々のバッファ　メモリと関連するある種 の制御回路ケ含む。動作において、データの２にブロックが１つのデータ　バッ ファ　メモリに交互に書込まれる一方、他のデータ　バッファ　メモリからの読 出しが行なわれ、高速のデータ伝送が維持される。以■の説明の初めの部分にお いては、データバッファ　メモリ２０７に関する動作を説明する。

大容量の情報の伝送がなされる場合、中央制御装置３０はフロック伝送装置に特 定の制御装置に伝送されるべきデータ’ｅ２Ｋ　８−ビット　ハイドのブロック に−Ｃ伝送する。このデータはブロック伝送制御器２０６に受信及び格納される 。ブロック伝送制御器２０６に格納されたデータは２個のデータ　バッファ２０ ７及び２０８の１つに伝送される。データ　バッファ２０７は関連する書込みラ ッチ２０９及び関連する読出しラッチ２１０全持ち、データバッファ２０８は関 連する書込みラッチ２１１及び関連する読出しランチ２１２を持つ。これらラッ チの状態は、一部、関連するデータ　バッファの動作全制御し、関連するデータ 　バッファがラッチに書込まれるあるいはラッチから読出される時を示す。

状態レジスタ２１３はラッチ２０９から２１２の状態全反映する。データ　バッ ファにデータ　ブロック全伝送したいときは、ブロック伝送制御装置２０６は状 態レジスタ２１３の内容を読出し、これら内容に基づいて使用可能なデータ　バ ッファを選択する。

ブロック　データ制御装置２０６はアドレス　バス２１４上の状態レジスタ２１ ３のアドレス及び入／出力読出し起動リード２１５上の論理”　ｉ　”　’２復 号器２１６に伝送することによって状態レジスタ２１３を読出す。復号器２１６ はバス２１４上のアドレス及び４線２１５上の論理　゛１″全受信し、これらに 応答して、状態レジスタ２１３の内容全データ　バス２１７にゲートするが、こ の内容はここからブロック伝送制御装置２０６によって読出される。同様に、ラ ッチ２０９から２１２は、特定のラッチのセットあるいはリセット入力全定義す るアドレスを伝送しまた導線２１８上に論理　”　１　”入／出力書込み起動信 号全伝送することによってセットあるいはリセットされる。

ブロック伝送制御装置２０６は特定のデータ　バッファ、例えば、データ　バッ ファ２０７の選択全行なった後、復号器２１６を介してこれと関連する特異昭Ｇ Ｏ−５０１６８１（８） 書込みラッチ２０９’ｅセツトする。書込みラッチ２０９のＱ出力はＡＮＤゲー ト２２１の１つの入力に接続され、ＡＮＤゲート２２１のもう１つの人力はブロ ック伝送制御装置２０６からのメモリ書込み導線２２０に接続される。ＡＮＤゲ ート２２］の出力はデータ　バッファ２０７の書込み制御端子に接続される。デ ータ　バッファ２０７はアドレス選択回路２２４からアドレスを受信するが、該 アドレス選択回路２２４の入力端子はアドレス　バス２１４及び読出しアドレス 　レジスタ２５４からのバス２２５に接続される。アドレス選択回路２２４は、 読出しラッチ２１０のＱ出力端子に接続され、該ラッチの状態によって制御され る。読出しランチ２１０がセット状態になると、バス２２５からのアドレスはデ ータ　バッファ２０７に接続される。逆に、読出しラッチがリセット状態になる と、アドレス　バス２１４からのアドレスはデータ　バッファ２０７に接続され る。読出しランチ２１０は、リセット状態にあるときは、後に詳細に説明する方 法によって、そのＱ出力端子の所に論理　０”を加える。適当な読出しラッチ、 例えば、読出しランチ２０９がセットされると、ブロック伝送制御装置２０６か らデータ　バッファ２０７へのデータ　ブロックの伝送が開始される。ブロック 伝送制御装置２０６は、各々２ の伝送されるべきデータ及びアドレスの組み合わせに対して、アドレス　バス２ １４上に各々のデータバッファ　アドレス、データ　バス２１４上に各々のアド レスに格納されるべきバイト、及び導線２２０上に論理　１”書込み制御信号を 順次伝送することによってデータ　バイトラデータ　バッファ２０７に書込む。

全ての２にバイトがデータ　バッファ２０７に格納されると、ブロック伝送制御 装置２０６は復号器２１６を介して書込みラッチ２０９をリセットし読出しラッ チ２１０をセットする。読出しランチ２１０の状態はデータ　バッファ２０７の 読出しを開始し、これから読出されたデータ全リンクインタフェース１５２に伝 送するのに使用される。

さらに、３２個のブロック伝送チャネルの全て全使用するときは、ブロック伝送 制御器は復号器２１６を介してラッチ２２６をセットする。

前述したごとく、ブロック伝送装置２０１は、ブロック伝送装置とリンク　イン タフェース１５２の動作が同期化さハるようにリンク　インタフェース１５２か らタイミング信号を受信する。これらタイミング信号はチャネルの各フレームの 開始を同定す７：、２．０４８メカヘルツ　タイミング信号及び８キロヘルツの 一連の同期パルスから成る。２０４８メガヘルツ　タイミング信号はＡＮＤケー ト２２７への１つの入力として接続され、そして８キロヘルツ同期期パルスはＡ ＮＤゲート２２８及び２２９の対への１つの入力として接続される。ＡＮＤゲー ト２２８の第２の入力は読出しラッチ２１０のＱ出力端子に接続され、ＡＮＤゲ ート２２９の第２の入力端子は読出しラッチ２１２のＱ出力端子に接続される。

ＡＮＤゲート２２８及び２２９の出力はＯＲゲート２３１を介してラッチ２３０ のセット入力に接続される。従って、読出しランチ２１０あるいは読出しラッチ ２１２のいずれかがセットされた後にブロック伝送装置２０１によって第１の８ キロヘルツ同期パルスが受信されると、ランチ２３０はセットされそのＱ出力端 子の所に論理　”　１　”　ｋ生成する。ラッチ２３０のＱ出力端子は第２の入 力としてＡＮＤゲート２２７に接続される。ランチ２３０がセット状態になると 、そのＱ出力端子は論理　”　１　”　ｉ　Ａ　Ｎ　Ｄケート２２７に伝送する が、該ＡＮＤケート２２７は２．０４８メガヘルツ　タイミング　パルス勿カウ ンタ２３２に接続する。カウンタ２３２は８ビツト２進カウンタであり、これは ２０４８メガヘルツタイミング　パルスの各パルスをカウンタする。カウンタ２ ３２の３個の最下位数字はワン　アウトオブ　エイト復号器２３３に接続される 。カウンタ２３２の他の５個の数字位置の使用に関しては後に２／１ 説明する。後月器２３３は論理　″１′′信号をその８個の出力導線の１個の上 に伝送するが、この８個の導線はカウンタ２３２からの３個の最下位ヒツト位置 の各組合せに応答してＧ１から０８とラベルされる。カウンタ２３２及び復号器 ２３３の動作によって、論理　”　１　”が導線Ｇ１から０８に反復順序にて加 えられる。これら導線上の信号はブロック伝送装置２０１内でゲート及びタイミ ング信号を提供するのに使用される。復号器２３３の任意の出力が時分割多重回 線１５０及び１５１（第１図）上の１チヤネルと概むね同期間だけ論理　”　１ 　”　ｋ受信することに注意されたい。例えば、複数の論理　”　１　”が時分 割多重回線１５１のチャネル　シーケンス１，９゜１７・・・２４９のチャネル 期間において導線Ｇ１に加えられる。

前述したごとく、ランチ２２６は３２個のブロック伝送チャネルの全て全使用す るときにセットされる。ランチ２２６のＱ出力はＯＲゲート２３５に介してＡＮ Ｄゲート２３４に接続される。従って、ラッチ２２６がセット状態にされると、 論理　°°１″が入力としてラッチ２２６からＡＮＤゲート２３４に加えられる 。ＡＮＤゲート２３４の他の入力は復号器２３３のＧ２出力導線に接続される。

ＡＮＤゲート２３４の出力端子は２にアドレスカウンタ２３６に接続されるが、 該カウンタ２３６はデータ　バッファ２０７及び２０８に対して読出しアドレス のシーケンス全生成するのに使用される。アドレス　カウンタ２３６はＡＮＤゲ ート２３４によって導線Ｇ２から論理　パ１″信号が伝送されるたびにその内容 全１だけ増分させる。従って、カウンタ２３６は時分割多重回線１５１上の８チ ヤネルごとに新たなアドレスを、つまり１２５マイクロ秒フレームごとに３２個 のアドレスを生成する。アドレス　カウンタ２３６によって生成されたアドレス はレジスタ２５４の入力に連続的に加えられる。レジスタ２５４は復号器２３３ の導線Ｇ３に接続され、導線Ｇ３によって論理　゛′１″信号が運ばれると、ア ドレス　カウンタ２３６の出力を格納する。レジスタ２５４からの出力信号はア ドレス　バス２２５を介して、各々、データ　バッファ２０７及び２０８と関連 するアドレス　セレクタ２２４及び２３７に伝送される。前述したごトく、各々 のアドレス　セレクタ、例えばアドレス　セレクタ２２４は、関連する読出しラ ッチ、例えば、読出しラッチ２１０の状態によって制御される。関連する読出し ラッチがセット状態にされると、１つのアドレス　セレクタがアドレス　バス２ ２５かしその関連するデータ　バッファにアドレス全伝送する。逆に、読出しラ ッチがリセット状態６ にされると、関連するアドレス　セレクタはアドレスをアドレス　バス２１４が ら関連するデータ　バッファに運ぶ。ここで述べる例では、読出しラッチ２１０ はセット状態であり、これはアドレス選択回線２２４全制御し、レジスタ２５４ がらのアドレス全データ　バッファ２０７に接続する。

ＡＮＤゲート２３４の出力はまた２個のＡＮＤケ−１２３８及び２３９に接続さ れるが、これらの出力端子は、それぞれ、データ　バッファ２０７及び２０８の 読出し制御端子に接続される。ＡＮＤゲート２３８の他の入力端子は読出しラッ チ２１０のＱ出力端子に接続され、ＡＮＤゲート２３９の他の入力端子は読出し ラッチ２１２のＱ出力端子に接続される。従って、任意の読出しラッチ、例えば 、読出しラッチ２１０がセット状態になると、これと関連するＡＮＤゲート、例 えば、ＡＮＤゲート２３８が起動されＡＮＤゲート２３４からのパルスが関連す るデータ　バッファ、例えば、データ　バッファ２０７の読出し制御端子に接続 される。データ　バッファ２０７はアドレス　ハス２２５からのアドレス及びそ の読出し制御端子の所の論理　”　１　”パルスに１芯答Ｌ７てレジスタ２４１ と並列にそのアドレスにＪ、って定義される位置にデータ　ハイド”を伝送する 。

ｌノシスタ２４１の出力は導線２１９によってリンクインタフェース１５２に接 続される。

前述したごとく、複数の論理　“１″がこれらチャネルと同期して時分割多重回 線１５１上の８番目のチャネルごとに導線Ｇ１から０８の任意の１つに加えられ る。ブロック伝送装置２０１からのデータハイト全メツセージ　スイッチ２５５ からのデータ語と組合せるために１は、ブロック伝送チャネルの所定のシーケン スを決定し、復号器２３３の適当な出力導線全使用して適当な時間にデータ　バ イトｔゲー（・することが必要である。ここに説明の例においては、ブロック伝 送チャネルはチャネル３，１１゜１９、・・２５１のシーケンスから成る。従っ て、導線Ｇ３はレジスタ２４１に接続されこのレジスタからの出力ゲート動作全 制御する。上述のごとく、導線２１９はブロック伝送のために使用されるべきチ ャネルの期間中データ　バイト’（ｒ並列に運ぶ。

この例においては、各々のデータ　ブロックは２にハイドから成る。復号器２４ ２はデータ　ブロックの終端を同定するのに使用される。レジスタ２５４の内容 が２０４７’ｉ表わす２進カウントから２進カウント０に変化すると、復号器２ ４２はリセットパルス全生成するが、該リセット　パルスは読出しラッチ２１０ 及び２１２、カウンタ２３２、並びにラッチ２３０’にリセットする。フロック 伝送装置田 ２０１はブロック伝送制御装置２０６によって適当なラッチがセットされると再 びデータ語を伝送することが可能となる。

本実施態様においては、ブロック伝送動作の速度を上げるために２個のデータ　 バッファ２０７及び２０８が提供される。つまり、データの第２の２にブロック 上第２のデータバッファ、例えば、データバッファ２０８に格納している間にデ ータの第１のブロック上第１のデータ　バッファ２０７から読出すことができる 。次に、データ　バッファの読出シ及び書込み機能が交代し、これが全てのデー タが伝送されるまで繰り返される。データ　バッファ２０８の読出し及び書込み 動作は概むねデータ　バッファ２０７の読出し及び書込み動作と同一であるため ここでは詳細に説明しない。

ある状況においては、全ての可能なブロック伝送チャネル内のデータ　バイト全 伝送することが望ましくないことがある。例えば、中央制御装置がデータ伝送を 受信する時分割多重スイッチ装置１０とタイムスロット交換装置の間の時分割多 重回線上のあるチャネルが電話呼を完了するために使用されていることを検出す る場合がある。以下では３２個のブロック伝送チャネル一部のみ全使用するとき のブロック伝送装置２０１の動作を説明する。この状況においては、中央制御装 置３０は使用されるブロック伝送チャネル全同定するデータのブロック全受信す るタイムスロット交換装置と関連する制御装置に１つのメツセージ全伝送する。

この情報の使用は後に説明する。中央制御装置３０はまたブロック伝送制御装置 ２０６に伝送に使用されるべきでないチャネルを示す。ブロック伝送装置２０１ はチャネル選択メモリ２４３を含むが、該メモリは３２個のチャネルの一部のみ が使用されるときにブロック伝送のデータ　バイＩｆ運ぶだめの適切なチャネル 選択するのに使用される。チャネル選択メモリ２４３は３２個の単一数字アドレ ス可能格納位置を持つが、これら格納位置の各々は３２個のブロック伝送チャネ ルの１つと関連する。チャネル選択メモリ２４３は関連するアドレス　セレクタ ２４４からアドレスを受信する。アドレス　セレクタ２４４の制御端子及びチャ ネル選択メモリ２４３の書込み制御端子は導線２４５を介してブロック伝送制御 装置２０６に接続される。アドレス　セレクタ２４４が導線２４５上のブロック 伝送制御装置２０６から論理“１″′全受信すると、これはアドレス　バス２１ ４からのアドレスをチャネル選択メモリ２４３にゲートする。これに加えて、チ ャネル選択メモリ２４３のデータ入力端子Ｄｉがデータ　ハス２１７に接続され る。ブ０ ロック伝送制御装置２０６からデータ　バッファ、例えばデータ　バッファ２０ ７へのデータの伝送に先立って、３２個のブロック伝送チャネルの一部の□るが 使用されるときは、ブロック伝送制御装置２０６はチャネル選択ＲＡＭ２４３の 各々の位置を書込む。

チャネル選択メモリ２４３は伝送されるデータとアドレスの各組合せに対して各 アドレスケアドレスバス２１４上に、各アドレスに各軸すべきビット’（ｉ＝テ デー　ハス２１７上に、そして論理　”　１　”　ｋ導線２４５」−に伝送する 。書込み動作の後、チャネル選択メモリ２４３の使用されるチャネルと関連する 各位置は論理　”　ｌ　”　’ｆｓ−格納し、使用されないチャネルと関連する 各位置は論理　０°′を格納する。これに加えて、ブロック伝送チャネルの１部 のみが使用される場合は、フロック伝送制御装置がラッチ２２６全リセツトする 。従って、ラッチ２２６はＯＲケート２３５に論理　”　ｏ　”を加える。ＯＲ ケート２３５への他の人力にチャネル選択メモリ２４３のデータ出力端子に接続 される。

データをデータ　バッファ、例えば、データ　バッファ２０７から読出したいと きは、カウンタ２３２は先の例で説明のごとく、２０４８メガヘルツ　パルスの 受信を開始する。カウンタ２３２はこれらパルスをカウントし数字位置３から７ の所に２進アドレス０から３１の反復シーケンス全生成する。カウンタ２３２の ５個の最上位ビットがこのアドレスシーケンス全生成するために使用されるため 、導線２４６上に実質的に時分割多重回線１５１上の８個のチャネルと等しい期 間のあいだ、導線２４６１−に各アドレスのシーケンスが存在する。従って、導 線２４６に各アドレスが加えられている期間各導線Ｇ１から０８に論理　”　１ 　”が加えられる。これ１うアドレスは導線２４６ケ介してアドレス　セレクタ ２４４の第２の入力に接続される。データ　バッファ読出し動作の間、ブロック 伝送制御装置２０６は導線２４５上に論理　０”′を伝送するが、アドレス　セ レクタ２４４ばこわに応答して、カウンタ２３２からのアドレスケチャネル選択 メモリ２４３のアドレス入力にケートする。チャネル選択メモリ２４３の読出し 制御端子はＡＮＤケート２４７の出力・′／′ｒＣ接続される。ＡＮＤゲート２ ４７の１つの入力端子はＯＲゲート２４８ｒ介して読出しラッチ２１０及び２１ ２のＱ出力端子に接続される。ＡＮＤケート２４７の他の入力端子は導線Ｇ１に 接続され、る。従って、読出しラッチ２１０か２１２のいずれかがセット状態忙 なると、ＡＮＤケート２４７は導線Ｇ・１上の信号全チャネル選択メモリ２４３ の読出し制御卸端子に伝送する。チャネル選択メモリ２４３は通信経路２４６３ ２ 上のアドレス及びその読出し制御端子の所の論理”　１　”信号に１．Ｌ、答し てＯＲゲート２３５を介して指定位置に格納されたビット？ｒＡＮＤゲート２３ ４の１つの入力に伝送する。チャネル選択メモリ２３４のアクセスされた位置が 論理　”　１　”　（（格納すると、ＡＮＤゲート２４３は起動され、これによ って、導線Ｇ２Ｊ二の論理　°゛１″がアドレス　カウンタ２３６及び選択され たデータ　バッファの読出し制御端子に運ばれる。これはアドレス　カウンタ２ ３６によって生成されたアドレス全増分し、選択されたデータ　バッファ、例え ば、データ　バッファ２０７による読出しを開始する。逆に、チャネル選択メモ リ２４３のアクセスされた位置が論理　”　ｏ　”　−を格納する場合は、ＡＮ Ｄゲート２３４は導線Ｇ２上の論理°゛１”全アドレス　カウンタ２３６あるい は選択されたデータ　バッファ、例えば、データ　バッファ２０７の読出し制御 端子に運ぶことができない。この場合、データ　バッファからのデータバイトの 読出しは行なわれず、アドレス　カウンタ２３６のデータの出力は変化しない。

通信経路２１９上を伝送されるデータ　バイトはリンク　インタフェース回路１ ５２（第５図）に伝送され、ここでこれらはメツセージ　スイッチ２５５からの 情報と組合せられる。リンク　インタフェース１５２は多重回路２５７特表昭Ｇ Ｏ−５０１６８１（１１） を含むが、該回路はブロック伝送装置２０１からの導線２１９上のブロック伝送 チャネル、ブロック伝送装置２０１からの導線Ｇ３上の信号、及び導線２５１上 のメツセージ　スイッチ２５５からの制御チャネルを受信する。ブロック伝送及 び制御チャネルはリンク　インタフェース１５２内のタイミング回路の動作によ って同期化される。マルチプレクサ２５７は、導線Ｇ３上の各論理　”　１　” に応答して、導線２１９からのブロック伝送チャネル全フレーム挿入回路２９４ にゲートする。逆に、マルチプレクサ２５７は、導線Ｇ３上の論理　“０”に応 答して導ｍ２５１上の制御チャネルをフレーム挿入回路２９４にゲートする。

リンク　インタフェース１５２（第５図）は受信機２８２を含むが、これは、時 分割多重回線１５０を介して時分割多重スイッチ１０から直列に伝送されたデー タ語を受信し、この情報全導線２８３上に直列に再伝送する。クロック回復回路 ２８４は導線２８３への接続によって入りビット流？受信しこれから３２．７６ ８メガヘルツ　クラロック信号全回復する。このクロック信号はリンク　インタ フェース回路１５２、メツセージ　スイッチ２５５及びブロック伝送装置２０１ にタイミング全提供するのに使用される。時分割多重スイッチ１０を通じての伝 送遅４ 延に起因して、時分割多重回線１５０上に受信される情報は時分割多重回線１５ １上を伝送される情報と必ずしもチャネル同期しない。時分割多重回線２１９． ２５０及び２５１上のデータ語間のチャネル同期を達成するには、導線２８３上 の入りデータ語全直接アクセス　メモリ回路２８７に緩衝する。

導線２６３上のデータ語は直接アクセス　メモリ２８７の書込みアドレス発生器 ２８８によって定義される位置に書込まれる。書込アドレス発生器２８８はクロ ック回復回路２８４から２０４８メカへルックロック信号全受信し、これに応答 して、導線２８３上の入りデータ語と同期的に２５６書込みアドレスの反復シー ケンス全生成する。この２０４８メカへルッ　クロック信号はまた導線２５３ケ 介してブロック伝送装置２０１にも伝送されるが、該装置２０１はこの信号に応 答して前述のごとく動作する。データ語は直接アクセス　メモリ２８７から読出 され読出しアドレス発生器２８９によって定義されるメツセージ　スイッチ２５ ５の各位置に伝送されるが、該読出しアドレス発生器２８９は２５６個のアドレ スの反復シーケンスを生成する。読出しアドレスはオフセット回路２９０から受 信される情報から派生される。オフセット回路２９０は書込みアドレス発生器２ ８８によって生成される書込みアドレスを受信し、これから所定の数を引く。こ の引き算の結果は、次に、読出しアドレス発生器２８９に伝送される。この方法 によって、読出しアドレス発生器２８９は読出しアドレスのシーケンスを生成す るが、該読出しアドレスは書込みアドレス発生器２８８によって生成されたアド レスの後の所定の数のアドレスである。本実施態様においては、読出しアドレス 発生器２８９は書込みアドレス発生器２８８によって生成されたアドレスの後の フレームの約４分の１（６４のタイムスロット）である。本実施態様においては 、この読出しアドレスはまたメツセージ　スイッチ２５５に伝送され該スイッチ ２５５のタイミングを後に詳細に説明する方法にて制御する。

これに加えて、読出しアドレス発生器２８９によって生成された読出しアドレス はフレーム　シーケンス発生器２９３に伝送される。フレーム　シーケンス発生 器９３はこれに応答して、チャネル当たり１ビツトの速度にてフレーム指示ビッ トのシーケンスを生成する。各チャネルにおいて、フレーム　シーケンス発生器 ２９３によって生成され／Ｃビットはフレーム挿入回路２９４に伝送されるが、 該回路はフレーム指示ビット全そのチャネルのＧ−ビット位置に置く。このフレ ーム指示ビラトラ含むデータ語は次に並列直列レジスタ２９５及び１駆動回路２ ９６３６ 全弁して時分割多重スイッチ１０の入力ポートロ４に接続された時分割多重回線 １５１に伝送される。

リンク　インタフェース１５２によって受信される各データ語は時分割多重スイ ッチ１０によって生成及び伝送されるフレーム指示ビットを含む。フレーム　チ ェッカー２９７は時分割多重スイッチ１０からの各々のデータ語の各々のフレー ム指示ビットを読出し、時分割多重スイッチ１０とそれ自体の間の通信の同期が 保ｆｃｈているかいないか判定する。同期が保たれているときは、修正は行なわ れないが、同期が保たれてないときは、当技術において周知の方法によってクロ ック回復回路２８４との通信によって再フレーム指示が行われる。

制御分配装置 各々の制御タイムスロットは時分割多重スイッチ１０（第１図）によって入／出 力ポート対６４に接続された時分割多重回線１５０及び１５１を介して制御分配 装置３１に伝送される。以下の説明においては、任意の制御装置からの制御タイ ムスロットは送信制御タイムスロットと呼ばれ、一方、任意の制御装置への制御 タイムスロットは受信制御タイムスロットと呼ばれる。制御チャネルをスイッチ する制御分配装置３１のメツセージ　スイッチ２５５を第４図に詳細に示す。時 分割多重回線１５０上に受信される各制御語は並列にてリンク　インタフェース 回路１５２からメツセージ　スイッチ入力回路１５３にその制御語と関連する送 信制御タイムスロットにおいて伝送される。メツセージ　スイッチ入力回路１５ ３に伝送された各制御語のタイムスロット信号は通信経路１５４全介してタイミ ング回路１．５５に実質的に同時的に伝送される。こうして伝送されるタイムス ロット信号はリンク　インタフェース１５２の読出しアドレス発生器２８９によ って生成される。

メツセージ　スイッチ入力回路１５３は基本的に１個の入力ポート２５６個の出 力ポートＴｈ持つデマルチプレクサである。メツセージ　スイッチ入力回路１５ ３の入力ポートの所で受信される各々の制御語は通信経路１５４上全伝送される タイムスロット信号によって定義される２５６個の出力ポートの１個に伝送され る。

本実施態様は３１個のタイムスロット交換装置、例えば、装置１１及び１２ｉ含 むが、各装置は２個の送信及び２個の受信制御タイムスロットへのアクセス金持 つ。従って、時分割多重回線２５０　Ｊｕｌの入力回路に伝送される情報は最大 ６２個の送信制御タイムスロットを含む。同様に、時分割多重回線２５１は最大 、６２個の制御タイムスロットｔマルチプレクサ２５７に運び戻す。メツセージ 　スイッチ人力８ 回路１５３は、こうして、６２個の活動出力ポートのみを必要とする。チャネル がフロック伝送チャネルと指定されているときは、メツセージ　スイッチ２５５ からの制御チャネル全ブロック伝送装置２０１からのフロック伝送チャネルと正 しく組合せるために、チャネルが制御チャネルとして指定されることはない。本 実施態様においては、ブロック伝送チャネルはチャネル３　、１１　、１９、− ・２５１の反復シーケンスとして選択される。従って、これらのチャネルのどの チャネルも制御チャネルとして指定されない。本実施態様においては、チャネル １，２．４−１０．１２−１８．２０−２６．２８−３４．４４−５０．５２− ５８．６０−６６が制御チャネルとしてイ吏用される。タイムスロットＴＳＩ（ チャネル１）と関連するメツセージ　スイッチ入力回路１５３の出力ポートはバ ッファ　レジスタ１５８に接続され、タイムスロットＴ　Ｓ　７１　（チャネル ７１）と関連する出力ポートはバッファ　レジスタ１５９に接続される。類似の バッファ　レジスタが他の制御チャネルの各々と関連する。送信制御タイムスロ ットＴＳＩと関連する制御回路１８５は残りの６１個の送信制御タイムスロット に対する制御回路と実質的に同一である。従って、ＴＳＩと関連する制御回路１ ８５にいってのみ以下に詳細に説明する。バッファ　レジスタ１５８は先入れ先 出しバッファ１６０のデータ入力端子に接続されるが、該先入れ先出１〜バツフ ア１６０はその書込み制御端子Ｗの所の論理”　１　”パルスに応答して、バッ ファ　レジスタ１５８の内容を第１の記憶セルに書込む。先入れ先出しバッファ の周知の原理に従かうと、第１の記憶セル内に置かれた任意の情報は最後の未占 拠の記憶セルに゛′リプル″され、これ（弓、この情報が先入れ先出しバッファ から読出されるまで保持される。先入れ先出しバッファ１６０はさらに読出し制 御端子Ｒを含む。

この読出し制御端子Ｒの所の論理　”　１　”パルスに応答して、最後の記憶セ ルの内容は先入れ先出しバッファから伝送されバッファの他の全てのセルの内容 は出力に向ってｌセルだけシフトされる。

前述したごとく、タイムスロット交換装置、例えば、装置１１からの各制御メツ セージは開始文字で開始し、終端文字で終端する。バッファ　レジスタ１５８の 内容（は連続的に開始比較器１６２と終端比較器１６３に伝送される。開始比較 器１６２は比較回路及び開始文字全格納するレジスタ全３む。バッファ　レジス タ１５８の内容が格納された開始文字と一致すると、開始比較器１６２は論理　 ”　１　”　’＆フリップフロップ１６４のセット入力に伝送する。フリップフ ロップ１６４がセット状態になるたびに、４０ これは、その論理　゛°１″出力端子上に論理　“’１”ｋ生成するが、これは 、ＡＮＤゲート１６５に伝送される。ＡＮＤゲート１６５の出力端子は先入れ先 出しバッファ１６０の書込み制御端子Ｗに接続される。

ＡＮＤゲート１６５の他の入力はタイミング回路１５５の端子ｔ２に接続される 。タイミング回路１５５は、タイムスロットＴＳ２の期間に起こる時間ｔ２のあ いだにフレーム当たり１パルスの速度にて起こる一連のパルスを端子℃２から伝 送する。タイミング回路１５５はワン　アウト　オブ　ｎ復号器ケ含むが、該復 号器は通信経路１５４上に伝送されたタイムスロット信号全受信し論理　”　１ 　”パルスケ入りタイムスロット信号に対応するその２５６個の出力端子の１個 に加える。タイムスロットＴＳ２の期間に論理　”　１　”パルスを受信するこ れら端子の特定の１つは、信号ｔ２としてＡＮＤケート１６５の入力に伝送され る。

バッファ　レジスタ１５８内の開始文字が受信されると、各フレームのタイムス ロットＴＳＩにおいて、新たな制御語がバッファ　レジスタ１５８内に置かれる 。さらに、先入れ先出しバッファ１６０の制御端子Ｗに伝送された各パルスｔ２ は、バッファレジスタ１５８の内容を先入れ先出しバッファ１６０の第１の記憶 セル内に格納させる。この動作は、終１８８１６Ｇ−５０１Ｇ８１θ３） 端文字がバッファ　レジスタ１５８内に格納されるまで継続する。

終端比較器１６３は比較回路１６３及び終端文字を格納するレジスタを含む。終 端比較器１６３はバッファ　レジスタ１５８内に格納された文字が終端比較器１ ６３内に格納された終端文字と一致することが確認されると、論理　”１″出力 パルス全生成する。この論理　゛１″出力パルスは遅延装置１６６を介してフリ ップフロップ１６４のリセット入力に伝送される。遅延装置１６６は論理　゛１ ″パルス全１タイムスロット以上の期間だけ遅延する。論理”　１　”がフリッ プフロップ１６４によって受信されると、このフリップフロップはリセットし、 その論理″１′″出力端子に論理　”　ｏ　”　’２加えるが、これはＡＮＤケ ート１６５が先入れ先出しバッファ１６０の制御端子Ｗにさらにｔ２タイミング 　パルス全伝送するのを抑止する。

終端比較器１６３はレジスタ１５８内の終端文字全検出すると、バス１６７を介 してメツセージ　スイッチ制御装置１６８に標識信号を伝送する。この標識信号 は先入れ先出しバッファ１６０によって全制御メツセージが受信されたことケ定 義する。メツセージ　スイッチ制御装置１６８は制御回路、例えば、制御回路１ ８５からの各標識信号に応答して、２ その制御メツセージを格納する先入れ先出しバッファから全制御メツセージを読 出す。本実施態様においては、メツセージ　スイッチ制御装置１６８はこの読出 し動作を読出すべき制御メツセージを含む先入れ先出しバッファを定義する６ビ ツト符号ケワンアウト　オフ６４復号器に伝送することによって開始する。ワン 　アウト　オフ６４復号器１６９はメツセージ　スイッチ制御装置１６８からの ６ヒツト符号に応答して、論理　”’　１　”　ｉ制御メツセージを格納する先 入れ先出しバッファの読出し制御回路と関連するＡＮＤケートに加える。本実施 態様においては、先入れ先出しバッファ１６０が制御メツセージを格納する。従 って、ワン　アウト　オフ６４彷号器１６９に伝送される６ヒツト符号は先入れ 先出しバッファ１６０と関連するＡＮＤゲート１．７０　ｋ定義する。この６ビ ツト符号に応答して、ワン　アウト　オフ６４復月器１６９は論理　”　１　” をＡＮＤケート１７０に伝送する。これに加えて、メツセージスイッチ制御装置 １６８は一連のパルスを２メカヘルツの速度でＡＮＤゲート１７０の他の入力に 伝送する。この一連の２メガヘルツ　パルスは同時に他の制御回路内の同等のＡ ＮＤゲートにも伝送されることに注意されたい。ＡＮＤゲート１７０は復号器１ ６９から論理　”　１　”　’ｉ受信しているため、この２メガヘルツ　パルス はＡＮＤゲート１７０によって先入れ先出しバッファ１６０の読出し制御端子Ｒ に伝送される。これらパルスのそれぞれに応答して、１つの制御語が先入れ先出 しバッファ１６０から読出され、バス１７６を介してメツセージ　スイッチ制御 装置１６８に伝送される。メツセージ　スイッチ制御装置１６８はバス１７６か ら受信される情報内に終端文字を検出すると、２メガヘルツ　パルスの伝送を終 結する。メツセージ　スイッチ制御装置１６８は１つのメモリ回路？含むが、こ れは、受信先入れ先出［７ハツフア、例えばバッファ１６０及び１６１の１つか らの各々の制御語を格納するのに使用される。全制御メツセージが受信及び格納 されると、メツセージ　スイッチ制御装置１６８はその制御メツセージの着信先 部分を読出し、その制御メツセージが中央制御装置３０に伝送されるべきもので あるか、あるいは制御装置、例えば、装置１７及び１８の１つに伝送されるべき であるかを調べる。制御メツセージの着信先部分が中央制御装置３０を定義する ときは、メツセージ　スイッチ制御装置１６８はその内部記憶装置から制御メツ セージを読出し、この制御メツセージ全通信経路３２を介して中央制御装置３０ に伝送する。逆に、着信先部分が１つの制御装置ケ定義するときは、このメツセ ージ　スイ、１４ ツチ制御装置１６８は定義された制御装置と関連する特定の受信制御タイムスロ ットに計算する。この特定の受信制御タイムスロットはメツセージ　スイッチ制 御装置１６８内に格納された翻訳テーブルから決定される。

本実施態様においては、制御分配装置３１は第２の複数の先入れ先出しバッファ を含む。この第２の複数の先入れ先出しバッファは各受信制御チャネルに対して １個の先入れ先出しバッファを含むが、ここでは、装置１７１及び１７２のみが 示される。先入れ先出しバッファ１７１及び１７２は出力レジスタ１７３及び１ ７４の対応する１つと関連する。各々の先入れ先出しバッファ及び関連する出力 レジスタは各々の制御メツセージによって定義される着信先と関連する受信制御 タイムスロット内の時分割多重スイッチ１０に制御語全伝送するのに使用される 。

本実施態様においては、先入れ先出しバッファ１６０からメツセージ　スイッチ 制御装置１６８に伝送される制御メツセージはタイムスロット７１　（ＴＳ７１ ）全受信制御タイムスロットとして使用するモジュールに向ケられる。メツセー ジ　スイッチ制御装置１６８はワン　アウト　イブ６４復号器１６９に先入れ先 出しバッファ１７１と関連する制御回路１８６を定義する６ビツト符号全伝送す る。ワン　アウトオブ６４復号器１６９によって生成される論理”　１　”はＡ ＮＤゲート１７５に加えられるが、該ゲートの出力端子は先入れ先出しバッファ １７１の書込み制御端子Ｗに接続される。これに加えて、メツセージスイッチ制 御装置１６８は制御メツセージの各制御語の読出し全開始し、これを先入れ先出 しバッファの全て、例えば、バッファ１７１及び１７２に共通に接続されたバス １７６に加える。実質的に、各制御語の先入れ先出しバッファへの伝送と同時に 、メツセージ　スイッチ制御装置１６８は論理パ１”パルス１ＡＮＤゲート１７ ５及び他の各制御回路内の同等のＡＮＤゲートに伝送する。ワン　アウト　イブ ６４復号器１６９から論理°゛１”を受信するのはＡＮＤゲート１７５のみであ るため、ＡＮＤゲート１７５のみがメツセージ　スイッチ制御装置１６８からの 論理”　１　”パルスをその関連する先入れ先出しバッファ１７１の端子Ｗに引 き渡す。先入れ先出しバッファ１７１はその書込み制御端子Ｗの所に受信される 論理”　１　”パルスに応答してバス１７６上の制御語をその入力記憶セルに書 込む。前述したごとく、これら制御語はバッファの出力格納位置に″リプル”さ れる。先入れ先出しバッファ１７１の読出し制御端子Ｒは、タイミング回路１５ ５が信号ｔ７０’ｆ受信するようにタイミング回路１５５に接６ 続される。従って、各タイムスロットｔ７０において、先入れ先出しバッファ１ ７１の最初の格納位置内の制御語が出力レジスタ１７３に伝送される。

メツセージ　スイッチ制御装置１６８はまた制御メツセージ伝送機能の開始にお いて、フリップフロップ１７７のセット入力端子に開始信号を伝送する。

フリップフロップ１７７の論理゛１”出力はＡＮＤゲート１７８に加えられ、こ の出力端子は出力レジスタ１７３のゲート制御端子に接続される。これに加えて 、ＡＮＤゲート１７８は１つの入力として信号ｔ７１ｉ受信する。従って、フリ ップフロップ１７７がセットされると、各信号ｔ７１に応答して論理“１”パル スが出力レジスタ１７３に送られる。

出力レジスタ１７３に伝送された各制御語はタイムスロットＴｓ７１の期間にｔ ７１パルスに応答してメツセージ　スイッチ出力回路１７９に伝送される。

フリップコロツブ１７７のセットの前には、メツセージ　スイッチ出力回路１７ ９に信号はケートされない。

先入れ先出しバッファ１７１から読出される各制御語はまた終端比較回路１６３ と概むね同一の終端比較回路１８０の人力にも加えられる。終端比較回路１８０ が先入れ先出しバッファ１７１から出力レジスタ１７３に現在伝送されている文 字が終端文字であることを検出すると、これは論理゛１″パルスを生成するが、 この論理”　１　”パルスは遅延回路１８１を介してフリップフロップ１７７の リセット端子に伝送される。遅延回路１８１は終端比較回路１８０からの論理” 　１　”パルス孕１タイムスロット以上の期間遅延する。この方法によって、フ リップフロップ１７７かリセットされ、終端文字の伝送の後に出力レジスタ１７ ３にさらに１ニア１信号が伝送されるのが抑止される。

メツセージ出力回路１７９は２５６個の入力ポート及び１個の出力ポートに持つ マルチプレクサである。前述の制御チャネルと同一の同定會持つ６２個の入力ポ ートは各々がタイムスロット出力レジスタ、例えば、レジスタ１７３及び１７４ の１つと関連する。タイミング回路１５５からのタイムスロットカウント信号に 応答して、メツセージ　スイッチ回路１７９は出力レジスタ、例えば、レジスタ １７３及び１７４の１つからの制御語？その出力ポートに伝送する。出力ポート は導線経路２５１を介してリンクインタフェース回路１５２のマルチプレクサ２ ５７に接続されるが、これは、前述のごとく動作Ｉ７、制御チャネルとブロック 伝送チャネルを組合せて、組合せの結果を時分割多重スイッチ装置１０に伝送す る。

４８ 中央制御装置３０はさらに制御装置、例えば、装置１７及び１８に伝送されるべ き制御メツセージ全生成する。中央制御装置３ｏによって生成される各々の制御 メツセージはその制御メツセージ全受信する特定の制御装置？定義する着信先部 を持つ。制御メツセージは中央制御装置３ｏから通信経路３２を介してメツセー ジ　スイッチ制御装置１６８に伝送される。メツセージ　スイッチ制御装置１６ ８は中央制御装置３０から受信される各制御メツセージ全格納し、そして、前述 したごとく、格納されたそれぞれの着信先部を読出し、その制御メツセージが向 けられている制御装置を切る。メツセージ　スイッチ制御装置１６８は中央制御 装置３ｏからの制御メツセージをそれが先入れ先出しバッファ１６０及び１６１ から受信された制御メツセージを伝送するのと同様の方法にて伝送する。

リンク　インタフェース１５２は組合せられた制御チャネル及びブロック伝送チ ャネル全時分割多重回線１５１を介して時分割多重スイッチ装置１ｏの入／出力 ポートロ４に伝送する。時分割多重スイッチ装置１ｏは制御メモリ２９内に格納 された情報の制御下において動作し、各々の制御チャネル？その制御チャネルと 関連する出力ポートにスイッチする。

入力ポートロ４の所のブロック伝送制御チャネルは大容量情報伝送が起こらない かぎり出力ポートのどれにもスイッチされない。この大容量伝送が起こると、中 央制御装置３０は制御情報全制御メモリ２９に伝送するが、該制御情報はポート ６４の所のブロック伝送チャネルと情報の各ブロック全受信するために定義され た出力ポートの間の接続全定義する。

時分割多重スイッチ装置１０は次に各ブロック伝送チャネル全定義された出力ポ ートに接続されたタイムスロット交換装置、例えば、装置１１にスイッチ本実施 態様に使用されるタイムスロット交換装置？説明した後に情報の大容量伝送につ いて述べる。

第３図はタイムスロット交換装置１１とこれに関連する制御装置１７のブロック 図である。第３図の構成は全てのタイムスロット交換装置とそれらの関連する制 御装置全代表するものである。タイムスロット交換装置１１は２個の時分割多重 回線、例えば、３０１及び３０２によって関連する回線装置のそれぞれに接続さ れる。時分割多重回線３０１及び３０２はそれぞれフレーム当り３２個のデータ 語の割合で１６ビツトのデータ語を両方向に伝送する。ある回線装置からタイム スロット交換装置１１への各々の時分割多重回線はマルチプレクサ回路６０に接 続さ０ れる。マルチプレクサ回路６ｏは８個の回線装置が１う出力信号全受信するが、 これら信号は形式変換され各１２５マイクロ秒フレームに対して５１２チャネル 全持つ出力時分割多重回線６２上に伝送される。

さらに、マルチプレクサ装置６ｏは情報の入りチャネルを直列から連列形式に変 換し、時分割多重回線６１上の任意のチャネルに伝送された情報は受信タイムス ロット交換装置５０のその任意のチャネルと関連する記憶装置に格納される。

任意のデータ語が格納される特定の記憶位置はタイムスロット　カウンタ５４に よって生成されるタイムスロット同定信号によって定義される。タイムスロット 　カウンタ５４はタイムスロット当たり１個のタイムスロット同定の割合で５１ ２個のタイムスロット同定の反復シーケンスを生成する。任意のデータ語が受信 されるタイムスロットの間に生成されるこの特定のタイムスロット同定は受けタ イムスロット交換装置５０内のぞのデータ語全格納する記憶位置を定義する。デ ータ語はまた受信タイムスロット交換装置５０からもタイムスロット当たり１デ 一タ語の割合で読出される。任意のタイムスロットの間に受信タイムスロット交 換装置５０から読出さ！Ｌるべきデータ語の記憶アト訃スは制御ＲＡ　Ｍ　５５ 全読出すことによって得られる。制御ＲＡＭ５５はタイムスロット当たり１回の 割合でタイムスロットカウンタ５４からのタイムスロット同定によって定義され るアドレスの所が読出され、こうして読出された量はそのタイムスロットに対す る読出（２アドレスとして受信タイムスロット交換装置５０に伝送される。受信 タイムスロット交換装置５０から受信されたデータ語はタイムスロット多重回線 ６８及びインタフェース装置６９を介して時分割多重スイッチに伝送される。時 分割多重スイッチ装置１０からのデータ語はインタフェース装置６９ケ介してタ イムスロット交換装置１１によって受信され、これらは時分割多重回線７０に加 えられる。時分割多重回線７０は送信タイムスロット交換装置５３に接続される が、該装置５３は入りデータ語を制御ＲＡＭ５５からのアドレスによって定義さ れる位置に格納する。

データ語は送信タイムスロット交換送信５３のタイムスロット　カウンタ５４に よって定義されるアドレスから読出される。こうして読出されたデータ語はデマ ルチプレクサ装置６１を介して回線装置１つに伝送するために時分割多重回線６ ３上に伝送される。デマルチプレクサ６１は各々の時分割多重回線６３、−、に に１６ビツトの５１２チヤネルを受信するが、これらチャネルは、通常、８個の 回線装置、例えば、装置１９及び２０に接続される。各タイムスロット５２ （チャネル）の期間に時分割多重回線６３に接続されるデマルチプレクサ６１の 特定の出力は制御ＲＡＭ５５から読出される制御語によって定義される。ブロッ ク伝送がない場合は、ＲＡＭ５５からの制御語はデータ語が回線装置、例えば、 装置１９及び２゜に分配されるように、接続の反復シーケンスを定義する。デマ ルチプレクサ６１の１つの出力は時分割多重回線３０３を介してブロック伝送侵 信機２０２に接続される。情報のブロック伝送が起こると、デマルチプレクサ６ １がブロック伝送チャネル全ブロック伝送受信機２０２に伝送するのに使用され る。

制御ＲＡＭ５５は各々が特定の回路、例えば、送信タイムスロット交換装置５３ と関連する複数の制御メモリとして実現することもできる。割面メモリの具体的 に構成は本発明に重要なことでなく、これはタイムスロット交換装置１１内のタ イミング及び回路要件に依存するものである。受信タイムスロット交換装置５０ 、制御ＲＡＭ５５、タイムスロットカウンタ５４及び送信タイムスロット交換装 置５３によって遂行されるタイムスロット交換装置の一般原理は当技術において 周知のものであり、ここでは、詳細な説明２行なわない。タイムスロット　メモ リからのデータ語の読出し及びこれへの書込みのための１つの装置は合衆国特許 第４．０３５．５８４号、ＪＷ、ラーツ（Ｊ、Ｗ、　Ｌｕｒｔｚ　）によって説 明されている。

時分割多重回線６２上の各データ語は、前述したごと（、受信タイムスロット交 換装置５０内に格納される。タイムスロット交換装置５０内への格納に加えて、 タイムスロット交換装置１１によって受信された各々のデータ語の信号法部（ビ ットＡからＧ）は制御装置１７（第３図）の一部である信号プロセッサ６５に伝 送される。信号プロセッサ６５はビットＡからＧｉ受信して分析することによっ てプロセッサ６６のリアルタイム負荷要件全軽減する。例えば、信号プロセッサ ６５は関連する加入者電話機のＤＣ状態を示す各データ語のＡピッｈｋ分析して 、加入者電話機がオン　フック状態になったか、あるいは正当なダイアル　パル スが送信されたか全判定する。オン　フック状態あるいはダイアル　パルスが検 出されると、信号プロセッサ６５はプロセッサ６６に情報が得られたことを示す 信号を伝送する。

プロセッサ６６は信号プロセッサ６５から情報を蓄積し、後に詳述する交換シス テムの制御全行なう。

第３図の実施態様はまたデジタル　サービス装置３６７ケ含むが、該装置は時分 割多重回線６２上に伝送される各々のデータ語のデータ部金受信する。デジタル 　サービス装置６７は主に加入者からの発信４ 音を受信及び分析し、これらをチャネル回路３７によってＰＣＭ形式に変換し、 ＰＣＭ形式にてトーン及び信号全伝送するのに使用される。デジタル　サービス 装置６７は時分割多重回線６２からのデータ語のデータ部を受信するための少な くとも６５個の記憶位置を持つメモリ（図示なし）を含む。時分割多重回線６２ から読出された各々のデータ語のデータ部はデジタル　サービス装置６７の制御 ＲＡＭ５５から読出されるアドレスによって定義される位置に書込まれる。６４ 個のチャネルのみがデジタル　サービス装置６７によって使用されるべき情Ｎを 有効に伝送できる。他の全てのチャネルからのデータ語はデジタル　サービス装 置６７の６５番目の記憶位置に書込まれ、これらはここで無視される。デジタル 　サービス装置６７ばこうして格納されたデータ語を読出し、どのような信号が 受信されているか全判定し、これら信号の同定及び特性全プロセッサ６Ｇに知ら せる。プロセッサ６６は受信信号に対していかなる動作全行なうべきかを決定す る。

デジタル　サービス装置６７はまた時分割多重回線６３の特定の加入者電話機と 関連するチャネル回路してトーン全加入者電話機に伝送する。これらトーンは、 ＰＣＭ形式にて、受信側加入者と関連するタイムスロットにおいて、デジタル　 サービス装置６７からゲート回路５１の第１の入力ポートに伝送される。ゲート 回路５１の他の入力ポートは送信タイムスロット交換装置５３から読出された各 々のデータ語のデータ部全受信するように接続される。ゲート制御ビットが制御 ＲＡＭ５５から読出され、各タイムスロットにおいてゲート回路５１に伝送され 、これによって、マルチプレクサ６１に伝送されるデータ部が送信タイムスロッ ト交換装置５３からのデータ部であるか、あるいはデジタル　サービス回路６７ からのデータ部であるか定義される。本実施態様においては、論理”　１　”ゲ ート　ヒツトはデジタル　サービス装置６７をそのデータ部の発信元であると定 義し、論理゛０”は送信タイムスロット交換装置５３をその発信元と定義する。

ＰＣＭ符号トーン孕その関連する回線装置に伝送するのに加えて、各々のタイム スロット交換装置はこれらトーン全時分割多重スイッチ装置１０に向けて伝送で きる。この機能は、後に詳細に説明するごとく、発信側加入者に対する可聴呼出 しトーンが着信側加入者と関連するタイムスロット交換装置内で生成できること から可能となる。入り時分割多重回線６２はゲート回路５２に１つの入力として 接続されるが、該回路５２は時分割多重スイッチ装置１０に向けて伝送されるト ーンの挿入点である。ゲート５６ 回路５２の他方の入力はデジタル　サービス装置６７の出力端子に接続される。

ケート回路５２及びデジタル　サービス装置６７はゲート回路５１に関して先に 説明の方法によって動作し、トーン全時分割多重回線６２上の時分割チャネルの あらかじめ指定された１つに置く。

時分割多重交換スイッチ１０に向けて伝送されるべき任意のトーンのＰＣＭ符号 信号は時分割多重回線６２の同一チャネルに置かれ、従って、受信タイムスロッ ト交換装置５０の同一のアドレス可能位置に格納される。これらトーン金山多重 回線６８上の任意のチャネルに加えるために、プロセッサ６６によって制御ＲＡ 　Ｍ　５５が制御され、これによって、そのチャネルと関連するタイムスロット において、トーン格納アドレス可能位置の読出しアドレスが生成される。例えば 、可聴呼出トーンが時分割多重回線６２のチャネル５１２に置かれ、この結果、 これらが受信タイムスロット交換装置５０の５１２番目のアドレス可能位置に格 納される。タイムスロット交換装置１１が任意のチャネルに可聴呼出しトーン全 伝送しようとするたびに、プロセッサ６６はアドレス５１２をその任意のチャネ ルと関連する制御ＲＡＭ５５のタイムスロット位置に置く。従って、任意のチャ ネルの発生のたびに、可聴呼出し音の特表昭ＧＯ−５０１６８１（１７） ＰＣＭ信号を受信する。可聴呼出し音な・終結［７たいときは、プロセッサ６６ は制釘ＲＡＭ５５によってその任意のチャネル」僕達するタイムスロット位置に 格納されたアドレスを変更する。

本実施態様における制御情報交換の主モードは制御メツセージ全発信側タイムス ロット交換装置から時分割多重スイッチ１０及び制御分配装置３１、そして着信 側タイムスロット交換装置へと伝送することから成る。通信の第２モードも使用 されるが、このモードにおいては、任意の呼に関する制御情報がその呼に対して 割り当てられたタイムスロットを使用して、時分割多重スイッチｌＯケ介して、 発信側タイムスロット交換装置から着信側タイムスロット交換装置に伝送される 。本実施態様においては、呼タイムスロット内のデータ語のＥビットが第２モー ドの通信に使用される。しかし、任意の全ての信号法ビットをこの第２の通信モ ードに使用できることに注意されたい。本実施態様においては、Ｅビットは通信 経路連続性チェック及び信号に対する応答の２重の目的を果たす。制御ＲＡＭ５ ５は５１２個や記憶位置の各々に１個のＥビワ８位ｉｔ含む。呼の過程において 、プロセッサ６６はその呼と関連する制御ＲＡＭ５５の各々の記憶位置のＥ位置 に格納される数字を制御する。制御ＲＡ　Ｍ　５５が受信タイム８ スロット交換装置５０から読出されるべきデータ語全定義するアドレス全伝送す ると、プロセッサ６６は受信タイムスロット交換装置５０内に格納されたＥビッ トと交換に時分割多重回線６８上に格納されｆｃ　Ｅビットを伝送する。これに よって、タイムスロット交換装置間のＥヒツト　チャネルを使用して、メツセー ジ全伝送することが可能となる。第３図の構成はさらにＥビット累算器４８を含 むが、これは時分割多重回線７０上に受信される各データ語のＥビット全受信す る。これらＥビットはＥビット累算器４８によってＥヒツト　チェック回路１９ ２に伝送される。Ｅビット　チェック回路１９２はプロセッサ６６からの導線１ ９５上の命令に応答して、選択されたデータ語のＥビットに関連する出力信号を プロセッサ６６に伝送する。例えば、通信経路確立の過程において、プロセッサ ６６はＥビット　チェック回路１９２に対して特定のチャネルのＥピット位置を 調査し、所定の期間内に論理”　ｉ　”が受信されたか否か全プロセッサ６６に 通知するように命令する。指定のチャネル内に所定の期間内に論理”　１　”Ｅ ビットが発見されないときは、この事実を示す不連続信号が導線１９３を介して プロセッサ６６に伝送される。逆に、所定の期間内にＥヒツト　チェック回路１ ９２によってこの論理”　１　”が発見されたときは、導線１９４を介してプロ セッサ６６に連続信号が伝送される。Ｅビラトチエラク回路１９２はさらに各活 動呼のＥビットに調査する。活動呼のＥビットが論理”　ｏ　”になり、所定の 期間この状態にとどまると、上記の不連続信号がその関連するプロセッサ６６に 伝送される。不連続信号全受信したプロセッサ６６は中央制御装置３０にこの事 実全示す制御メツセージを伝送する。

前述したごとく、インタフェース装置６９は時分割多重回線６８からデータ語全 受信し、これら全時分割多重スイッチ装置１０に運び、また、時分割多重スイッ チ装置１０からデータ語を受信し、これら全時分割多重回線７０上に伝送する。

時分割多重回＠６８及び７０はデータ語を１２５マイクロ秒フレーム５１２個の 速度にて運ぶ。時分割多重回線１３から１６上では、データ語は１２５マイクロ 秒フレームに２５６個の速度にて伝送される。インタフェース装置６９はこのデ ータ速度の差異全時分割多重回線１３に奇数の時分割多重回線６８ケ持つ各チャ ネルの同定全伝送し、時分割多重回線１４に偶数の時分割多重回線６８を持つ各 チャネルの同定を伝送することによって補正する。さらに、インタフェース装置 ６９は、時分割多重回線１５及び１６からのデータ語ケ時分割多重回線１５から のデータ語か時６０ 分割多重回線７０の奇数番号のチャネルに伝送され、時分割多重回線１６からの データ語が偶数番号のチャネルに伝送されるように交互に伝送することによって 、時分割多重回線１５及び１６土のデータ語を組合せる。インタフェース装置６ ９はさらに、制御装置１７からの制御語全時分割多重回線１３及び１４上の制御 チャネルに伝送し、制御装置１７に対する制御語全時分割多重回線１５及び１６ の制御チャネルから受信する。インタフェース装置６９及びこの動作に関しては 前述のハーファ（Ｈａｆｅｒ　）の特許において詳細に説明されている。

ブロック伝送の際のタイムスロット交換装置前述したごとく、大容量情報の伝送 が起こると、中央制御装置３０はその情報全受信することになっている制御装置 に３２個のブロック伝送チャネルの中の使用される特定のチャネルを定義する制 御メツセージを伝送する。この制御メツセージは回線インタフェース装置６９に よって受信され、ＤＭＡ装置５８の制御下において、メモリ５７に格納される。

プロセッサ６６は、つぎに、データ　ハス５９を介してメモリ５７から制御メッ セージケ読出す。前述したごとく、ブロック伝送チャネルは時分割多重回線１５ 及び１６上のチャネル３，１１，１９．・・・２５１から成る。インタフェース 装置６９の動作によって、時分割多重回線１５からのブロック伝送チャネル内の 情報は時分割多重回線７０のチャネル５゜２１　、３７　、・・５０１によって 運ばれる。同様に、時分割多重回線１θからのブロック伝送チャネル内の情報は 時分割多重回線７０のチャネル６．２２゜３８、・・５２によって運ばれる。プ ロセッサ６６は中央制御装置３０からの使用すべきブロック伝送チャネルを同定 する制御メツセージに応答して、制御ＲＡＭ５５に各々の使用されるブロック伝 送チャネルからの情報全格納する送信タイムスロット交換装置５３内の位＠孕定 義する情報全書込む。本実施態様においては、全てのブロック伝送チャネルが使 用されるときは、これらチャネル内の情報は送信タイムスロット交換装置５３の 記憶位置のシーケンス７゜２．３，３９．・・５０３に順番に書込まれる。ある 任意のブロック伝送チャネルが使用されないときは、送信タイムスロット交換装 置５３内の対応する位置はブロック伝送動作に使用されない。例えば、ブロック 伝送動作が時分割多重回線１５を使用するときは、この−１のブロック伝送チャ ネル１つ（時分割多重回線７０上のチャネル３７）は使用されず、送信タイムス ロット交換装置５３内の対応する記憶位置、例えば３９は、呼の完了などの他の 目的に使用できる。送信タイムスロット交換装置５３の記憶位置は２ 順番に読出され、デマルチプレクサ装置６１に通じる時分割多重回線６３上に伝 送される。従って、このブロック伝送チャネルは、時分割多重回線６３上のチャ ネルのシーケンス７　、２３　、３９．５０３ケ占拠する。デマルチプレクサ装 置６１は時分割多重回線６３上の情報を制御ＲＡＭ５５からの情報による制御下 で複数の出力ポートの１つに接続する。

ブロック伝送が存在しないときは、ＲＡＭ５５からの情報はデータ語が接続され た回線装置、例えば、回線装置１９に分配されるように接続の反復シーケンスを 定義する。ブロック伝送が起こると、プロセッサ６６はＲＡＭ５５に、テマルチ プレクサ装置６１ケ制御し、時分割多重回線６３上の各ブロック伝送チャネルを 時分割多重回線３０３にケートさせる制御情報全格納する。時分割多重回線３０ ３はブロック伝送ヂャネル全フロック伝送受信機２０２に運ぶが、該受信機は大 容量伝送情報全受信し、これ全メモリ５７に伝送し、ここに格納する。

ブロック伝送受信機 第７図は大容量データ伝送におけるデータの各ブロックの形式を示す。各ブロッ クは２ハイドの開始文字から始まり、これに伝送すべきチータブロックの長さ孕 定義する２ハイドが読く。本実施態様においては、各ブロック伝送は２にハイド を含むが、このうちの８バイトは伝送の初期化に使用される。従って、データブ ロック長ハイドは常に２に一８バイト　ブロックを定義する。バイト５，６．及 び７はそれぞれブロック伝送情報が」込まれるメモリ５７内の開始アドレスの低 位、中位及び高位ビラトラ定義する。このアドレス　ハイドの次には未使用のＩ バイトがある。ブロック伝送の９番目のハイドから実際のブロック伝送データが 開始し、データ　フロックの残りがこれに読＜１３第６図は制御装置１７のブロ ック伝送受信機２０２のブロック図である。各制御装置、例えば、装置１７及び １８のブロック伝送受信機２０２は実質的に同一の構造を・持ち同一に動作する 。制御装置１７がブロック伝送が起こることを示す制御メツセーシケ受信すると 、制御装置Ｉ７のプロセッサ６６は導線３０５孕介して制御装置３０４を起動す る。制御装置３０４は、例えば、８７４３マイクロコンピユータ及びその関連す るメモリ、並びに入／出力インタフェース装置から成る。

これに加えて、３２個のフロック伝送チャネルの全て全伝送に使用するときは、 プロセッサ６６はラッチ３０６をセットする。本説明においては、３２個の全て のブロック伝送チャネルが使用され、プロセッサ６６がラッチ３０６をセットす るものと仮定される。３２個のブロック伝送チャネルの一部のみが６４ 使用される状況については後に説明する。ラッチ３０６のＱ出力はＯＲゲート３ ０７−ｉ介１．−（ＡＮＤゲート３０８に１つの入力として接続される。ＡＮＤ ゲート３０８の他の入力は導線３１２上にフレーム当たり３２パルスの速度にて 時分割多重回線３０３上に伝送されるブロック伝送チャネルと同期して一連のパ ルスを受信する。ＡＮＤゲート３ｏ８の出力は導線３１１ｉ介して直列並列レジ スタ３０９のケート端子及び先入れ先出しくＦＩＦＯ）バッファ３１０の書込み 制御入力に接続される。ラッチ３０６がセットされ３２個のブロック伝送チャネ ルの全てが使用されていることが示されるど、このラッチの論理″１“出力はＯ Ｒゲート３０７を介してＡＮＤゲート３０８ｉ起動し導線３１２上の一連のパル ス全導線３１１に伝送する。直列並列レジスタ３０９はそのデータ入力の所に時 分割多重回線３０３上を運ばれた一連の数字を受信する。直列並列レジスタ３０ ９は導線３１１上のそのゲート制御端子入力の所の各パルスに応答して、ブロッ ク伝送チャネルの８ビツト　データ部１ＦＩＦＯ３１０に伝送する。

同様に、ＦＭＦＯ３１０は導線３１１上のパルスに応答して、直列並列レジスタ ３０９からの８ビツト全格納する。当技術において周知のごとく、ＦＩＦＯに格 納された全てのバイトはＦＩＦＯの出力レジス特異昭（ｉｏ−５０１６８１０９ ） 夕（図示なし）に移動する。ＦＩＦＯ３１０はその出力レジスタにデータ　バイ トが存在するたびに導線３２３上に論理”　１″”全生成する。

制御装置３０４はプロセッサ６６によって起動されると、ＤＭＡ制御装置３１６ の内部レジスタ全解除し、モード　レジスタ及びコマンド　レジスタに制御装置 ３０４内に先に格納された情報全ロードする。制御装置３０４もまた導線３２３ 上に論理″１″が伝送されるのを待つ。導線３２３上に論理パ１′が受信される と、制御装置３０４は導線３１４全介してＦＩＦＯ３］０に読出しパルスを伝送 する。導線３１４上の読出しパルスに応答して、ＦＩＦ。

３】０はその出力レジスタ内のバイトｋｔベス３１５上に伝送するが、これから 該バイトは制御装置３０４によって受信される。制御装置３０４はＦＩＦＯ３１ ０から読出されたバイトを翻訳してそれが開始文字であるか判定する。第１の開 始文字が受信されると、制御装置３０４は第２の開始文字を待つ。

ＦＩＦＯ３１０から読出される次のバイトが第２の開始文字であるときは、制御 装置３０４はＦＩＦＯ３１０から次の２バイト’ｋＤＡＭ制御装置３１６の語数 カウント　レジスタ（図示なし）にロードする。

一方、第２の開始文字が、第１の開始文字の後のＦＩＦＯ３１０からの次のバイ トとして受信されな６ いときは、障害が発生したことを示すメツセージが通信経路３０５を介してプロ セッサ６６に伝送される。同様に、制御装置３０４は、制御装置３０４が起動さ れた後の所定の期間内に制御装置３０４によって第１の開始文字が受信されない ときはプロセッサ６６に障害メツセージ全伝送する。

ＡＭ９５００　Ｆａｍｉｌｙ　Ｉｎｔ　ｅｒｌａｃｅ　Ｍａｎｕａｌ　）　、著 作権、１９８０年、において詳細に説明されるアドバンスト　マイクロデバイス 　ＡＭ９５１７Ａ　マルチモード　ＤＭＡ制御装置全使用する。以下の説明にお いてに１、情報及び制御信号がＤＡＭ制御装置３１６に書込まれ、あるい（はこ れより読出される。この相互作用に関してはここでは一般的な説明７行なうのみ である。この相互作用に関する詳ａは当技術において周知のことである。語数バ イトがＤＭＡ制御装置３１Ｇに格納されると、ブロック伝送メツセージの次の３ ハイドはブロック伝送のだめの開始メモリ５７の低位、中位、及び高位ビットか ら成る。本実施態様においては、メモリ５７内の個々の開始位置ケ定義するのに ２４個のアドレス　ビットが必要である。Ｉ）　Ｍ　Ａ　ｉ制御装置３１６は、 しかし、１６個のアドレス　ビットを制御する能力しかもたない。従って、制御 装置３０４は低位及び中位ビット’ｋ　ＤＭＡ制御装置３１６に書込み、次に、 高位アドレス　バベイトに外部レジスタ３１７に書込む。低位及び中位アドレス 　バイトはデータ　パス３１５ケ介してＦＩＦＯ３１０からレジスタ３１７に運 ばれる。同様に、高位アドレス　バイトはデータ　ハス３１５を介してＦＭＦＯ ３１０からレジスタ３１７に運ばれる。ＦＩＦＯ３１０の出力の次のバイトは使 用されない。しかし、これは制御装置３０４によってＦＩＦＯ３１０の出力レジ スタを解除するために読出される。さらに、制御装置３０４はＤＭＡ制御装置３ １６にＦＩＦＯ３’ＩＯからメモリ５７へのデータの伝送の開始を通告する。Ｄ ＭＡ制御装置３１６は制御装置３０４からのこの通知に応答してデータバス３１ ５を介してアドレスレジスタ３１８に中位アドレス　バイトをロードし、またア ドレス　バス３２０を介してアドレス　レジスタ３１９に低位アドレス　ハイト ケロードする。ＤＭＡ制御装置３１Ｇは次に導線３２３の状態全調査することに よってＦＭＦＯ３１０の出力レジスタが満杯になる時期を知る。出力レジスタが 満杯であることが示されるたびに、ＤＭＡ制御装置３１６はその中のデータ　バ イト７ｄｌ−データ　パス３１５を介してデータ　レジス６８ り３２４にゲートする。レジスタ３２１によってそのバイトが格納されると、Ｄ ＭＡ制御装置３１６は読出しパルスを生成するが、該パルスはデータ　レジスタ ３２４内のデータ　バイト及びレジスタ３１７かも３１９内のアドレス　バイト 全バス５９全介してメモリ５７にゲートする。１つのバイトがメモリ５７に伝送 されると、レジスタ３１９内の低位アドレス　ビットがメモリ５７への次のバイ トの伝送に備えてＤＭＡ制御装置３１６によって増分される。

ＦＩＦＯ３１０からのデータ　バイトの読出しプロセス及びメモリアドレスの増 分プロセスが上述のように継続される。レジスタ３１９内の低位アドレスビット が全て１から全て０の状態に増分されると、ＤＭＡ制御装置３１６はその中に直 前のアドレスバイトＪ：りも１大きい新たなアドレス　ハイドを書込むことによ ってアドレス　レジスタ３１　’８　ｉ増分する。このプロセスがメモリ５７に 伝送されたデータ　バイトの数がＤＭＡ１ｉｉｌＪ？ｉ１１装置３１６内に格納 される語数（２Ｋ、−８）に等しくなるまで継続される。

これが等しくなると、ＤＭＡ制御装置は制御装置３０４に伝送が完了したこと全 通知する。制御装置３０４ばこれに応答して、プロセッサ６６に伝送の完了を通 知し、開始文字ケ探す状態に入る。制御装置３０４はこの捜索状態にプロセッサ ６６−よって停止されるか、あるいは開始文字全発見することなく所定の期間が 経過するまでとどまる。

上記の説明は３２個のブロック伝送チャネ）しの全てが使用されるときの大容量 データ伝送の受信に関するものである。本実施態様の動作は３２個のブロック伝 送チャネルの１部のみが使用される場合は、Ｆ■ＦＯ３１０がこのブロック伝送 全構成する情報のみを受信するように変更される。大容量データ伝送に３２個の ブロック伝送チャネルの１部のみが使用される場合は、ブロック伝送チャネルの 内容のＥビットが制御され、これらチャネルの内容が正当なブロック伝送情報を 表わすか否かを示すのに使用される。タイムスロット交換装置１１（第３図）は マルチプレクサ回路２０３を含むが、該回路の出力は時分割多重回線６３上の各 チャネルのＥビットの状態を制御する。制御ＲＡＭ５５から読出された情報によ る制御下において、マルチプレクサ回路２０３は送信タイムスロット交換装置５ ３から受信されるＥビット、つまり、デマルチプレクサ６１に伝送される各チャ ネル内のプリセット論理”　１　”あるいはプリセット論理゛０″を運ぶ。ブロ ック伝送が行なわれない通常の動作においては、制御ＲＡＭ５５はマルチプレク サ２０３を制御することによって送信タイムスロット交換装置５３からのＥビッ トＴｈ各チャネルに対するデマルチプレクサ６１にゲートする。

情報のフロックを伝送するために３２個のブロック伝送チャネルの全てが使用さ れる場合もこれと同じ状態が起こる。しかし、ブロック伝送チャネルの一部のみ を使用してブロック伝送が行なわれる場合は、マルチプレクサ２０３によって大 容量情報伝送に使用されるブロック伝送チャネルの各々に論理パ１“Ｅビットが 伝送さｉする。これに加えて、情報の伝送の一部として使用されない時分割多重 回線６３上のブロック伝送チャネル内のＥビットは論理”　ｏ　”に制御される 。時分割多重回線６３士に伝送さＪ″Ｌろ他の全てのチャネルに関しては、Ｅビ ットは変更されない。プロセッサ６Ｇは中央制御装置３０からの制御メツセージ に応答して制御ＲＡ　Ｍ　５５によって格納された情報全制御して、情報の伝送 に使用されるブロック伝送チャネルの各々のＥビット位置に論理゛１”　を置き 、使用されないブロック伝送チャネルの各々のＥビット位置に論理”　０　”　 ’に置く。従って、時分割多重回線３０３上のパ話動″　ブロック伝送チャネル は論理”１”Ｅビット−を含み、時分割多重回線３０３土のパ体止″ブロック伝 送チャネルは論理′°０″Ｅビット孕含む。

ブロック伝送受信機２０２（第６図）はＥビラトチエラク回路３２１奮含む。Ｅ ビット　チェック回路３２１は時分割多重回線３０３十の各々の入りチャネルの Ｅビラトラチェックし、導線３２２十の論理”　１　”　Ｅビット金持つ各チャ ネルに対して論理　さ”　］　”　全伝送し、導線３２２十の論理”　Ｏ”　Ｅ ピット’を持つ各チャネルに対して論理”　Ｑ　”　ｒｅ伝送する。

導線３２２は第２の入力としてＯＲゲート３０７に接続される。プロセッサ６６ はブロック伝送チャネルの一部のみが使用される各フロック伝送チャネルの開始 においてラッチ３０６をリセットする。従って、ＯＲゲート３０７はラッチ３０ ６から論理”　ｏ　”を受信する。ＯＲゲート３０７はこうしてＡＮＤケート３ ０８に論理”′１”Ｅピッｌｌｒ持つ各人りチャネルに対して論理”　］　”　 Ｔｈ伝送し、論理゛′０″′Ｅビット金持つ各人クチャネルに対して論理”　ｏ 　”　’２伝送する。ＯＲゲート３０７からＡ　Ｎ　Ｉ）ケート３０８に伝送さ れる複数の論理゛０″′は論理”０”Ｅヒツトに持つ入りチャネルと同期的に起 こる導線３１１上のゲート　パルスを削除するのに使用される。つまり、直列並 列レジスタ３０９内のデータ語がブロック情報伝送の一部でないことケ示す論理 パ０″′Ｅビットを持つときは、導線３１１上にパルスの伝送はない。しかし、 そのチャネルがブロック伝送情報ヶ運ぶチャネルであることケ示す論理”　１　 ″Ｆヒットヲ持つ各チャネルは、前述と同様の方法にて、直７２ 列並列レジスタからＦＩＦＯ３１０にゲートされる。

ＦＩＦＯ３１０の読出し及びデータ　バイトのメモリ５７への伝送は、ブロック 伝送チャネルの全てが使用されるか、あるいは一部のみが使用されるかに関係な く、先に説明した方法に従って行なわれる。

上記に説明の実施態様は単に本発明の詳細な説明するだめのものであり、当業者 にとっては、本発明の精神及び範囲から逸脱することなく、他の構成全設計する ことも可能である。例えば、前述の実施態様においては、ブロック伝送装置２０ １とメツセージ　スイッチ２５５の両方がリンク　インタフェース１５２を介し て時分割多重スイッチ装置１０の同じ入力に接続される。ブロック伝送装置２０ １とメツセージ　スイッチ２５５は、本発明の範囲から逸脱することなく、異な るリンク　インタフェース５２ケ介して時分割多重スイッチ装置１０の入力ポー トに各々接続することもできる。

国際調査報告

Claims (1)

1. 【特許請求の範囲】 １、時分割交換システムにおいて、 一定の期間のタイムスロットにおいて、選択された入力ポートと出力ポートの間 の通信経路を完結するための該入力ポート及び出力ポートを持つ時分割スペース 分割スイッチ； 各々が複数の信号発生用加入者端局に接続され、かつ各々が該入力及び出力ポー トのうちの所定のポートに接続され、該一定の期間のタイムスロットの所定のス ロットにおいて加入者端局信号のデジタル化された信号を送信及び受信するため の複数の通信装置； 該一定の期間のタイムスロットの所定のタイムスロットを加入者端局信号のデジ タル化された信号を運こぶこ々から前もって別の用途に使用するために確保し、 該確保されたタイムスロットにおいて第１の制御情報を伝送するための制御情報 通信手段を含み； 該通信装置の各々が制御手段、該確保されたタイムスロットから該第１の制御情 報を受信するための手段、及び該第１の制御情報を該確保されたタイムスロット において該制御手段に伝送するための手段を含むことを特徴とする時分割交換シ ステム。 ２　請求の範囲第１項に記載の時分割交換システムにおいて、該システムがさら に、該確保されたタイムスロットにおける該第１の制御情報の伝送を終結するた めの手段及び該確保されたタイムスロットを加入者信号のデジタル化された信号 を運こぶために返却するための手段を含むことを特徴とする時分割交換システム 。 ３　請求の範囲第１項に記載の時分割交換システムにおいて、該制御情報通信手 段が該入力ポートの１つに接続された第１の制御情報の発信元、及び該時分割ス ペース分割スイッチを制御して、該確保すれたタイムスロットにおいて、該第１ の制御情報の該発信元に接続された該入力ポートの１つを該出力ポートの選択さ れたポートへ接続するための手段を含むことを特徴とする時分割交換システム。 ４　請求の範囲第１項に記載の時分割交換システムにおいて、該通信装置の各々 が加入者信号のデジタル化された信号及び該時分割スペース分割スイッチからの 該第１の制御情報を一定の期間の該タイムスロットにおいて受信及び格納するた めのタイムスロット交換手段、該タイムスロット交換手段からの加入者端局信号 の該デジタル化された信号を該加入者端局に伝送するための手段及び該夕７５ イムスロット交換手段からの該第１の制御情報を該制御装置に伝送するための手 段を含むことを特徴とする時分割交換システム。 ５　請求の範囲第３項に記載の時分割交換システムにおいて、通信装置の各々が さらに所定の期間の該タイムスロットの第２の所定のタイムスロットにおいて第 ２の制御情報を送信及び受信するための手段を含み、この一定の期間の該タイム スロットの第２の所定のタイムスロットは加入者端局信号のデジタル化された信 号を運ぶために使用されないことを特徴とする時分割交換システム。 ６　時分割交換システム用の制御情報通信装置において、該装置が 所定のチャネルが第１の制御情報を運ぶために使用される時分割チャネル内のデ ジタル情報を運ぶための第１の時分割多重回線； 時分割チャネル内のデジタル情報を受信し、該受信したデジタル情報を第２の時 分割多重回線の時分割チャネルに伝送するためのタイムスロット交換手段； 該タイムスロット交換手段の動作を制御するための制御装置； 該第１の時分割多重回線に接続され、該第１の時分割多重回線の該時分割チャネ ルの該所定のチャネルからの該第１の制御情報を該制御装置にゲートし、該第１ の時分割多重回線の残りの時分割チャネルによって運こぼれる情報を該タイムス ロット交換手段にゲートするための第］のゲート手段；及び 該第２の時分割多重回線の該時分割多チャネルの選択されたチャネルからのデジ タル情報を該制御装置にゲートするための第２のゲート手段とを備えたことを特 徴とする制御情報通信装置。 ７　請求の範囲第６項に記載の制御情報通信装置において、該装置がさらに第２ の制御情報を該第１の時分割多重回線の時分割チャネルに伝送するための手段を 含み、該第２のゲート手段が該第２の制御情報を該制御装置にゲートするための 手段を含むことを特徴とする制御情報通信装置。 ８　複数の加入者端局のデジタル化された加入者信号を相互接続するための時分 割交換システムにおいて、該システムが； 複数の入力ポート及び複数の出力ポートを持ち、一定の期間のタイムスロットに おいて該入カヘートと該出力ポートを接続するための時分割スペース分割スイッ チ： 該デジタル化された加入者信号を該時分割スペース分割スイッチの該入力ポート に伝送するため７ の手段； 該第１の制御情報を時分割スペース分割スイッチの該入力ポートに伝送するため の手段；各々が該出力ポートの１つに接続され、その時分割チャネル内にデジタ ル化された情報を運ぶための、該時分割チャネルの所定のチャネルが該第１の制 御信号を運こぶために使用され、該時分割チャネルの残りのチャネルがデジタル 化された加入者信号を運ぶために使用される複数の第１の時分割多重回線； 各々が該第１の時分割多重回線の１つに接続され、時分割チャネル内のデジタル 化された情報の受信、及び受信されたデジタル化された情報を第２の時分割多重 回線の時分割チャネル如送信するための複数のタイムスロット交換手段；関連す る１つの該タイムスロット交換手段の動作を制御するための複数の制御装置； 各々が該タイムスロット交換装置の各々と関連し、また該第１の時分割多重回線 の１つと接続され、該第１の時分割多重回線の該時分割チャネルノ該所定のチャ ネルからの該第１の制御情報をこれと関連する該制御装置の１つにゲートし、該 第１の時分割多重回線の残りの時分割チャネル内に含まれるデジタル化された情 報を該関連するタイムスロット交換手段にゲートするための複数の第１のゲート 手段； 第２の制御情報を該時分割スペース分割スイッチの選択された入力ポートに伝送 するための手段；該時分割スペース分割スイッチに含まれ、該第１の時分割多重 回線の選択された１つの通常はデジタル化された加入者信号を運ぶのに使用され る該残りの時分割チャネルの選択されたチャネル内に該第２の制御情報を伝送す るための手段；及び該第２の制御情報を該第２の時分割多重回線から該制御装置 にゲートし、該第２の時分割多重回線上のデジタル化された加入者信号を該加入 者端局にゲートするための手段を含むことを特徴とする時分割交換システム。 ９、請求の範囲第８項に記載の時分割交換システムにおいて、該システムがさら に第２の制御情報の該選択された入力ポートへの伝送の終結を行なうための手段 及び該残りの時分割チャネルの該選択されたチャネルをデジタル化された加入者 信号を運ぶのに使用するために返却するための手段を含むことを特徴とする時分 割交換システム。 １０　請求の範囲第８項に記載の時分割交換システムニオいて、該システムがさ らに該第１および第２の制御情報を入力ポートのうちの同じポートへ伝７９ 送するための該入力ポートの１つに接続された出力端子及び該第１の制御情報の 発信元及び該第２の制御情報の発信元に接続された入力端子とを備えたマルチプ レクサ手段を含むことを特徴とする時分割交換システム。 １　特表昭ＧＯ−５０１６８１（３）