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KR960700568A - 무지터 위상동기루프 주파수합성용 재트리거형 발진기 - Google Patents

무지터 위상동기루프 주파수합성용 재트리거형 발진기

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KR960700568A
KR960700568A KR1019950702858A KR19950702858A KR960700568A KR 960700568 A KR960700568 A KR 960700568A KR 1019950702858 A KR1019950702858 A KR 1019950702858A KR 19950702858 A KR19950702858 A KR 19950702858A KR 960700568 A KR960700568 A KR 960700568A
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KR
South Korea
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frequency
frequency signal
ring
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output
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KR1019950702858A
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제이. 레스메이스터 게리
Original Assignee
제임스 티. 힐리
크레덴스 시스템스 코포레이션
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Publication date
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Abstract

본 발명은 기준발전기에 의해 직접 제트리거하는 위상동기루프제어링을 포함하는 제트리거형 발전기 타임베이스에 관한 것이다. 링은 임의의 10-비트값을 현제의 탭선택에 가산하여 후속의 탭선택이 가능하게 하는 OF(on-the-fly)선택기에 출력되는 다수의 연속의 스테이지에서 탭을 가진다. 이러한 OF가산은 각 사이클마다 신호의 주기를 증가시킴으로써, 기준주파수를 분할할 수 있다. 링의 출력은 또한 복수의 NANO타이밍 발생기에 대해 2개의 다른 제트리거링을 구동하는데 사용된다. 2개의 링을 사용함으로써, 링중 하나가 전체의 원스트 사이클을 완료하기 전에 다른 하나의 링을 재트리거하게 한다. OF선택기는 현제의 NANO선택으로부티 후속의 NANO선택까지의 값을 감산하여 위상 및 주파수비교를 위해 타임베이스를 고정된 기준주파수로 역변환한다. 감산은 출력 tofx이 기준주파수와 동일한 주파수체베로서 동작한다.

Description

무지터 위상동기루프 주파수합성용 제트리거형 발전기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 종래의 링발전기 및 위상동기루프제어의 개략도.
제2도는 종래의 IC 테스터 타임베이스의 블록도.
제3도는 본 발명에 의한 위상동기루프 재트리거형 발전기 타임베이스의 개략도.
제4도는 본 발명의 재트리거형단일주파수 타임베이스의 실시예의 블록도.
제5도는 본 발명의 위상보징 재트리거형 링발전기 시스템의 실시예의 블록도.

Claims (7)

  1. 제1주파수 신호를 발생하고, 복수의 연속의 스테이지와 각각 연속되는 탭으로 부터 위상변위를 주는 복수의 대응하는 출력탭을 포함하는 링발전기와, 제2주파수신호를 발생하는 기준발전기와, 링발전기의 1쌍의 연속의 스테이지 사이에 삽입되어 링발진기를 주기적으로 재트리거하는 게이트수단과, 링발진기의 공진주파수를 제어함으로써 상기 제1주파수신호와 상기 제2주파수 신호를 입력 및 동기시키는 위상동기루프(PLL)수단으로 이루어지는 것을 특징으로 하는 주파수합성 타임베이스.
  2. 제1항에 있어서, 또한 상기 복수의 출력탭간에 진환을 행하여 상기 출력탭이 선택되는 순서에 따라서 출력주파수를 발생하는 OF(on-the-fly)선택기로 이루어지는 것을 특징으로 하는 주파수합성 타임베이스.
  3. 제1항에 있어서. 링발전기는 직렬로 접속된 인터버를 가진 스테이지로 이루어지고, 게이트수단은 위상동기루프수단에 의해 제어되는 전원사이에 직렬의 p-게이트 트랜지스터와 n-게이트 트랜지스터로 이루어지고, 상기 p-게이트는 상기 복수의 연속의 스테이지에서 최종의 인버터스테이지의 출력에 접속되고, 상기 n-게이트는 기준발전기의 출력에 접속되고, 링발전기는 상기 제2주파수신호의 각 주기마다 재트리거되는 것을 특징으로 하는 주파수합성 타임베이스.
  4. 제1항에 있어서, 또한 PLL 수단에 상기 제2주파수신호의 도달을 지연시키고, 상기 제1주파수신호의 위상이 상기 제2주파수신호로부터 오프셋되어 DUT(device under-test)에 전송시 상기 제1주파수신호에 동작하는 지연의 처리를 보상하도록 하는 타이밍경로수단으로 이루어지는 것을 특징으로 하는 주파수합성 타임베이스.
  5. 제1항에 있어서, 또한 링발전기와 PLL수단 사이에 가변의 타이밍경로의 삽입에 의해 상기 제1주파수신호의 듀티사이클을 대략 50%로 조정하는 링대칭수단으로 이루어지는 것을 특징으로 하는 주파수합성 타임베이스
  6. 제1주파수신호를 발생하고, 복수의 연속의 인터버스테이지와 각각 연속되는 탭으로부티 위상변위를 주는 복수의 대응하는 출력탭을 포함하는 링발전기와, 타임베이스에 외부의 제2주파수신호를 수신하는 기준발전기입력과, 링발전기의 1쌍의 연속의 스테이지 사이에 삽입되어 링발전기를 주기적으로 제트리거하는 게이트수단과, 링발전기의 공진주파수를 제어함으로써 상기 제1주파수신호와 상기 제2주파수신호를 입력 및 동기시키는 위상동기루프(PLL)수단과, 상기 복수의 출력탭간에 진환을 행하여 상기 출력탭이 선택되는 순서에 따라서 합성된 출력주파수를 발생하는 OF선택기와, PLL 수단에의 상기 제2주파수신호의 도달을 지연시키고, 상기 제1주파수신호의 위상이 상기 제2주파수신호로부터 오프셋되어 DUT에 전송시 상기 제1주파수신호에 동작하는 지연의 처리를 보상하도록 하는 타이밍경로수단과, 링발전기와 PLL수단 사이에 가변의 타이밍경로의 삽입에 의해 상기 제1주파수 신호의 듀티사이클을 대략 50%로 조정하는 링대칭수단으로 이루어지고, 상기 게이트수단은 위상동기루프수단에 의해 제어되는 전원 사이에 직렬의 p-게이트는 트랜지스터와 n-게이트 트랜지스터로 이루어지고, 상기 p-게이트는 상기 복수의 연속의 스테이지에서 최종의 인버티스테이지의 출력에 접속되고, 상기 n-게이트는 기준발전기의 출력에 접속되고, 링발전기는 상기 제2주파수신호의 각 주기마다 제트리거되는 것을 특징으로 하는 주파수합성 타임베이스.
  7. 고정된 기준주파수를 출력하고, 복수의 연속의 링스테이지에서 복수의 탭을 포함하는 기준발전기에 의해 직접 재트리거하는 위상동기루프제어 제1링과, 10-비트값을 현제의 탭선택에 가산하여 후속의 탭선택이 가능하도록 하고, 이러한 OF가산이 각 사이클마다 신호의 주기를 증가시킴으로써, 기준주파수를 분할할 수 있는제1 OF 선택기와, 현제의 선택을 위한 하나와 후속의 선택을 위한 하나를 포함하는 1쌍의 NANO타이밍에 지발생기(TEG)를 구동하고, 링중 하나가 전체의 원쇼트사이클을 완료하기 전에 다른 하나의 링을 재트리거하게 1쌍의 제2 및 제3의 제트리거링과, 현제의 NANO선택으로부터 후속의 NANO선택까지의 값을 감산하여 위상 및 주파수 비교를 위해 타임베이스를 상기 고정된 기준주파수로 역변환시키고, 상기 감산은 주파수신호출력 tofx에 상기 고정된 기준주파수와 대략 동일한 주파수체배로서 기능하는 제2 OF선택기로 이루어지는 것을특징으로 하는 제트리거형 발전기 타임베이스.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950702858A 1993-01-19 1994-01-18 무지터위상동기루프주파수합성용재트리거형발진기 KR100322214B1 (ko)

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US08/005651 1993-01-19
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5519360A (en) * 1995-07-24 1996-05-21 Micron Technology, Inc. Ring oscillator enable circuit with immediate shutdown
US6469493B1 (en) * 1995-08-01 2002-10-22 Teradyne, Inc. Low cost CMOS tester with edge rate compensation
US5748642A (en) * 1995-09-25 1998-05-05 Credence Systems Corporation Parallel processing integrated circuit tester
US5689690A (en) * 1995-09-25 1997-11-18 Credence Systems Corporation Timing signal generator
US5694086A (en) * 1996-02-28 1997-12-02 Port; Adrian George Precision, analog CMOS one-shot and phase locked loop including the same
US5912574A (en) * 1996-12-09 1999-06-15 Sun Microsystems, Inc. Dual loop PLL with secondary loop to achieve 50% duty cycle
US5789958A (en) * 1997-01-13 1998-08-04 Credence Systems Corporation Apparatus for controlling timing of signal pulses
US5764111A (en) * 1997-02-18 1998-06-09 Motorola Inc. Voltage controlled ring oscillator frequency multiplier
US6157332A (en) * 1998-05-01 2000-12-05 Ati Technologies, Inc. Self-calibrating video digital to analog converter
CA2270516C (en) 1999-04-30 2009-11-17 Mosaid Technologies Incorporated Frequency-doubling delay locked loop
US6538522B1 (en) * 2001-10-15 2003-03-25 International Business Machines Corporation Method and ring oscillator for evaluating dynamic circuits
FR2852465B1 (fr) * 2003-03-13 2005-04-29 Suisse Electronique Microtech Generateur d'horloge
US7840199B2 (en) * 2006-05-12 2010-11-23 University Of Southern California Variable-phase ring-oscillator arrays, architectures, and related methods
US7848719B2 (en) * 2006-05-12 2010-12-07 University Of Southern California Ultra-wideband variable-phase ring-oscillator arrays, architectures, and related methods
US8786374B2 (en) * 2012-07-17 2014-07-22 Freescale Semiconductor, Inc. Error detection at an oscillator
FR3034593A1 (ko) * 2015-04-02 2016-10-07 Commissariat Energie Atomique
CN218679005U (zh) * 2020-02-20 2023-03-21 良派实验室有限责任公司 基准振荡器布置结构和雷达系统

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4091335A (en) * 1976-12-13 1978-05-23 Texas Instruments Incorporated Phase locked loop using current controlled ring oscillator
US4244043A (en) * 1978-03-31 1981-01-06 Citizen Watch Co., Ltd. Frequency division system
EP0375665B1 (en) * 1983-08-05 1993-03-10 Advanced Micro Devices, Inc. A pulse delay circuit
US5059924A (en) * 1988-11-07 1991-10-22 Level One Communications, Inc. Clock adapter using a phase locked loop configured as a frequency multiplier with a non-integer feedback divider
US4902986B1 (en) * 1989-01-30 1998-09-01 Credence Systems Corp Phased locked loop to provide precise frequency and phase tracking of two signals
GB2230165B (en) * 1989-03-30 1993-09-15 Plessey Co Plc High speed asynchronous data interface
US5077529A (en) * 1989-07-19 1991-12-31 Level One Communications, Inc. Wide bandwidth digital phase locked loop with reduced low frequency intrinsic jitter
JPH0799807B2 (ja) * 1990-03-09 1995-10-25 株式会社東芝 位相同期回路
WO1992002986A1 (en) * 1990-08-07 1992-02-20 Seiko Epson Corporation Phase synchronizing circuit
US5068628A (en) * 1990-11-13 1991-11-26 Level One Communications, Inc. Digitally controlled timing recovery loop
US5136260A (en) * 1991-03-08 1992-08-04 Western Digital Corporation PLL clock synthesizer using current controlled ring oscillator
US5255130A (en) * 1991-03-29 1993-10-19 Archive Corporation Adjustable write equalization for tape drives
JPH04351008A (ja) * 1991-05-28 1992-12-04 Sony Corp ディジタルvco
US5233314A (en) * 1992-03-27 1993-08-03 Cyrix Corporation Integrated charge-pump phase-locked loop circuit
US5285483A (en) * 1992-04-07 1994-02-08 Seiko Epson Corporation Phase synchronization circuit

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Publication number Publication date
JPH08505992A (ja) 1996-06-25
KR100322214B1 (ko) 2002-06-20
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EP0680672B1 (en) 2001-03-28
WO1994017592A1 (en) 1994-08-04
EP0680672A1 (en) 1995-11-08
DE69426975T2 (de) 2001-07-19
DE69426975D1 (de) 2001-05-03
US5345186A (en) 1994-09-06

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