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KR960016229B1 - 반도체소자의 콘택구조 및 그 제조방법 - Google Patents

반도체소자의 콘택구조 및 그 제조방법 Download PDF

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KR960016229B1 KR1019930018358A KR930018358A KR960016229B1 KR 960016229 B1 KR960016229 B1 KR 960016229B1 KR 1019930018358 A KR1019930018358 A KR 1019930018358A KR 930018358 A KR930018358 A KR 930018358A KR 960016229 B1 KR960016229 B1 KR 960016229B1
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film
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Abstract

내용없음.

Description

반도체소자의 콘택구조 및 그 제조방법
제1도는 종래의 매몰(buried) 콘택을 도시한 단면도이다.
제2도는 종래의 버팅(butting) 콘택을 도시한 단면도이다.
제3도는 본 발명에 의해 제조된 매몰(buried) 콘택을 도시한 단면도이다.
제4A도 내지 제4F도는 본 발명의 제1실시예에 따른 제조방법을 설명하기 위한 단면도들이다.
제5A도 내지 제5F도는 본 발명의 제2실시예에 따른 제조방법을 설명하기 위한 단면도들이다.
본 발명은 반도체소자의 콘택구조 및 그 제조방법에 관한 것으로, 특히 불순물영역 측면에 콘택이 형성되는 반도체소자의 콘택구조 및 그 제조방법에 관한 것이다.
잘 알려진 바와 같이 집적회로는 일반적으로 단결정 반도체기판상에 수많은 일정한 회로패턴들을 형성함으로써 형성된다. 상기 반도체기판은 LOCOS방법(local oxidation of silicon)이나 트랜치방법에 의하여 소자형성영역과 분리영역의 전기적 및 구조적으로 분리되어 한정된다. 여기서 분리되어 한정된 소자들을 전기적으로 연결하기 위하여 상호접속기술이 이용된다. 여기서 상호접속에 사용되는 물질은 높은 전도성과 박막구조를 가지는 전도성물질을 이용하며, 통상적으로는 폴리실리콘이나 알루미늄(AL)등을 이용한다.
한편 상호접속에 관계된 콘택은 다음과 같이 이루어진다.
먼저 반도체기판 상에 산화막을 열산화방법이나 다른 통상적인 방법에 의하여 형성한다. 다음에 상기 산화막은 통상의 사진식각공정에 의하여 소정부위로 패터닝되어 소정영역으로 오픈(OPEN)된다. 그후, 반도체 기판 전면에 상기한 전도성물질을 증착한다. 증착된 전도성물질은 반도체기판에 콘택을 형성한다.
이상과 같이 패턴으로 오픈(OPEN)된 소정영역과 전도성물질은 서로 상호접속되며 또한 접속되는 영역이 콘택영역이 된다.
한편 상호접속은 금속(예를 들면 Al)-반도체기판 접속, 폴리실리콘-반도체 기판접속등으로 분류할 수 있다.
상기한 상호접속에 관하여는 문헌(S.WOLF의 "Silicon Processing for th VLSI era Vol.2 p160-162")에 개시되어 있다.
한편, 반도체 집적회로의 상호접속방법으로 종래에는 버팅(butting) 콘택이나 매몰(buried) 콘택을 사용한다. 상기한 상호접속이 제1도 및 제2도에 도시되어 있으며, 이를 참조하여 종래기술을 보다 상세히 설명한다.
제1도는 상기 문헌에 게제된 종래의 매몰(buried) 콘택의 일예를 설명하기 위한 단면도이다.
제1도에 도시한 매몰(buried) 콘택구조는, 반도체기판(1), 제1도전막의 절연과 콘택부위를 한정하기 위한 제1산화막(2), 소자형성 영역을 분리하기 위한 트랜치분리영역(3), 반도체기판상의 불순물영역과 접속하기 위한 제1도전막(4), 제1도전막과 인접한 제2도전막(4a), 이온주입된 불순물영역(5)으로 구성되어 있다.
특히 상기 매몰콘택구조에서는 제1도전막(예를 들면 폴리실리콘, 4)과 불순물영역(이온주입된 영역, 5)을 연결할때, 제1도전막(4)이 직접 불순물영역(5)에 접속되어 콘택영역(6)이 형성된다.
제2도는 상기 문헌에 게제된 종래의 버팅(butting) 콘택의 일예를 설명하기 위한 단면도이다.
제2도에 도시한 버팅(butting) 콘택구조는 반도체기판(1), 제1도전막의 절연과 콘택부위를 한정하기 위한 제1산화막(2), 소자형성영역을 분리하기 위한 트랜치분리영역(3), 반도체기판 상의 불순물영역과 접속하는 위한 제1도전막(4), 이온주입된 불순물영역(5), 제1도전막 위를 덮는 제2산화막(7), 반도체기판 상의 불순물영역과 제1도전막을 연결하는 제2도전막(예를 들면 알루미늄(Al) 또는 폴리실리콘, 8)으로 구성되어 있다.
특히 상기한 버팅(butting) 콘택구조는 제1도전막(예를 들면 폴리실리콘, 4)과 불순물영역(5)을 연결할때, 제2도전막(예를 들면 알루미늄(AL) 또는 폴리실리콘, 8)으로 제1도전막과 불순물영역(5)을 연결하여 콘택영역(6)을 형성한다.
상술한 종래의 방법으로 버팅(butting) 콘택이나 매몰(buried) 콘택을 사용할 경우에 있어서 문제점을 다음과 같다.
먼저, 반도체장치의 고집적화라는 관점에서 소자의 집적도를 높이기 위해서 개개소자의 크기는 축소되어야 한다. 또 소자와 소자사이에 존재하는 분리영역의 폭과 면적, 소자와 소자사이의 상호접속길이도 축소해야 한다.
제1도 및 제2도에서 제1도전막(제1도, 4) 및 제2도전막(제2도, 8)은 불순물영역(5) 위에 형성되어 있다. 제1도에서 상기 불순물영역(5) 상에 형성된 제1도전막은 충분히 확장된 영역을 갖고 있으므로 주위에 제2도전막(4a)이 있을 경우에 전기적 접속을 방지하기 위해 충분한 길이(a)를 확보해야 한다. 제2도에서는 제2도전막(8)의 주위에 제3도전막(8a)이 있을 경우에 상기 제1도와 마찬가지로 전기적 접속을 방지하기 위한 충분한 길이(a)가 필요하다.
또한 제1도전막과 불순물영역부위가 반도체기판 상에서 접속되기 때문에 제1도 및 제2도에 도시한 바와 같이 충분한 길이 "b"가 필요하게 된다.
상기한 바와 같이 제1도전막이 반도체기판 표면에서 2차원, 평면적으로 불순물영역과 연결될때에 상기한 길이(a,b)가 필요하기 때문에 단위 셀당의 면적을 축소하는데 문제점이 있다.
상기한 종래 콘택의 경우에 반도체회로는 단위셀당 면적의 축소가 어려워서 고집적화의 향상에 문제점을 야기한다.
따라서 본발명의 목적은 상기한 바와 같은 문제점을 해결하기 위하여 단위 셀당의 면적을 축소시킬 수 있는 콘택구조를 제공하는 것에 있다.
본 발명의 다른 목적은 상기한 콘택구조를 갖는 반도체장치의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체기판의 소정영역에 형성된 불순물영역; 상기 불순물영역과 적어도 어느 한 측면이 접해 있고 상기 불순물영역과 인접한 소정의 부분에 형성된 트랜치 소자분리영역; 및 상기 반도체기판 상면에 도전막층이 형성되고 상기 트랜치 소자분리영역에 상기 도전막층이 매몰되어 상기 불순물영역과 접속된 콘택영역을 구비한 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 제조방법은 반도체기판 전면에 제1산화막과 분리마스크막을 연속하여 형성한 후, 사진식각공정을 이용하여 분리마스크막과 제1산화막을 패터닝하는 공정; 다음에 상기 패터닝된 분리마스크막과 제1산화막을 마스크로하여 상기 반도체기판을 건식식각으로 트랜치를 형성한 후, 절연막을 이용하여 트랜치내부를 채우는 공정; 상기한 분리마스크막과 제1산화막을 제거하고, 상기 반도체기판 전면에 제2산화막을 형성한 다음, 상기 트랜치영역에서 불순물영역과 콘택영역이 형성될 부분을 사진 식각하는 공정; 결과물 전면에 도전막을 형성하고 사진식각공정을 이용하여 상기한 도전막을 패터닝하여 도전막 패턴을 형성하는 공정; 및 상기 도전막 패턴을 마스크로하여 결과물 전면에 불순물을 이온주입하여 불순물영역을 형성하고, 콘택영역을 형성하는 공정으로 이루어짐을 특징으로 한다.
또한 본 발명의 제조방법은 반도체기판 전면에 제1산화막과 분리마스크막을 연속하여 형성한 후, 사진식각공정을 이용하여 분리마스크막과 제1산화막을 패터닝하는 공정; 상기 패터닝된 분리마스크막과 제1산화막을 마스크로하여 상기 반도체기판을 건식식각으로 트랜치를 형성한 후, 절연막을 이용하여 트랜치내부를 채우는 공정; 상기한 분리마스크막과 제1산화막을 제거한 후, 상기 반도체기판 전면에 제2산화막과 얇은 제1도전막을 형성한 다음, 상기 트랜치영역에서 불순물영역과 콘택영역이 형성될 부분을 사진식각하는 공정; 결과물 전면에 제2도전막을 형성한 후, 사진식각공정을 이용하여 상기한 제2도전막을 패터닝하여 도전막 패턴을 형성하는 공정; 및 상기 도전막 패턴을 마스크로하여 결과물 전면에 불순물을 이온주입하여 불순물영역을 형성하고, 콘택영역을 형성하는 공정으로 이루어짐을 특징으로 한다.
본 발명에 의하면 소자의 상호접속을 불순물영역이 측면에 형성하여 도전막사이의 간격과 불순물영역의 폭이 감소된다. 따라서 단위 셀당의 면적을 줄일 수 있으며 고집적화에 유리하다.
이하 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명한다. 또한 본 발명에서 불순물영역의 측면을 이용하여 접촉을 형성하므로 측면(side) 콘택이라 부른다.
제3도는 본 발명에 의하여 형성된 측면(side) 콘택에 대한 단면도이다.
제3도를 참조하면, 먼저 반도체기판(1)에 소정형성영역을 분리하기 위한 트랜치 분리영역(4)과 불순물영역(13)이 형성되어 있다. 또한 상기 반도체기판 상의 절연을 위한 산화막(7)이 소정의 패턴으로 형성되어 있으며, 산화막 상에 제1도전막(11a)과 제2도전막(11b)이 형성되어 있다. 상기 트랜치 분리영역의 일측년은 식각되어 있고, 상기 제1도전막은 상기 식각된 트랜치영역의 일측면에 형성되어 불순물영역(13)과 접해있다. 상기 제1도전막과 불순물영역이 접한 부분(14)에서 콘택을 형성한다.
상기 본 발명에서 특히 콘택이 형성되는 부분은 분리영역의 측면(14)이다. 상기한 분리영역의 측면은 불순물영역의 측면에 접해있으며, 제1도전막(11a)은 상기한 불순물영역(13) 측면에서 접속된다.
따라서 상기한 불순물영역 측면은 이용한 상호접속은 도전막사이의 간격과 불순물영역폭(a)이 종래기술의 방법에 줄어들게 됨으로서, 결과적으로 단위셀당 면적이 줄어들게 된다.
이하 본 발명의 콘택구조를 형성하기 위한 제조방법을 하기 실시예로서 보다 구체적으로 설명한다.
제4A도 내지 제4F도는 본 발명의 제1실시예의 제조방법을 공정순서대로 나타낸 단면도들이다.
제4A도는 트랜치를 형성하기 위하여 마스크막을 패터닝하는 단계를 설명하기 위한 반도체기판의 단면도를 나타낸다.
반도체 기판(1) 전면에 제1산화막(2)과 분리마스크막(3)을 연속하여 형성한다. 제1산화막은 열산화방법이나 다른 통상적인 방법을 사용하여 200-500Å의 두께로 형성한다. 분리마스크막은 저압화학증착법(LPCVD)을 이용하여 실리콘질화막을 900-1500Å의 두께로 증착한다. 다음에 소자분리영역을 형성하기 위하여, 통상의 사진식각공정을 이용하여 분리마스크막과 제1산화막을 패터닝한다. 제4B도는 트랜치를 형성하고 트랜치영역내부를 채우는 단계를 설명하기 위한 단면도이다.
상기 제1산화막과 분리마스크막을 이용하여 통상의 건식각각(DRYETCH)을 이용하여 반도체 기판(1)상에 트랜치(4, 깊이 0.8-1.0Um, 폭 0.4Um)를 형성한다. 다음에 스트레스 완화를 위하여 제1절연막(5)을 형성한 후, 제2절연막(6)을 이용하여 트랜치내부를 채운다. 제1절연막은 일산화방법을 이용한 산화막을 100-300Å의 두께로 형성한다. 또한 제2절연막은 화학증착법(CVD)을 이용하여 BPSG(Borophosphosilcateglass)나 TEOS(Tetraethyilothosilcate) 산화막으로 형성한다.
제4C도는 후공정에서 콘택영역이 형성된 트랜치영역의 일부분을 패터닝하는 단계를 설명하는 단면도이다.
먼저 오버에칭(overethching)을 방지하기 위해 반도체기판 상의 종점감지(end point detection)로 트랜치 영역을 에치백한다. 다음에 분리마스크막과 제1산화막을 제거하고, 반도체기판 전면에 제2산화막(7)을 형성한다. 상기 제2산화막은 게이트산화막으로 사용되며 일산화방법으로 150-300Å의 두께로 형성한다.
다음에, 상기 제2산화막과 트랜치영역을 사진식각하기 위하여 소정의 부하에 포토레지스트(8)를 도포하여 패터닝한다.
제4D는 후공정에서 콘택영역이 형성될 트랜치영역의 일부분을 식각하고 도전막을 형성하여 패터닝하는 단계를 설명하는 단면도이다.
먼저 상기한 제2산화막과 트랜치영역의 소정영역을 식각한다. 상기 식각된 영역은 이후의 공정에서 불순물영역과 콘택이 될 부분이며, 폭(0.2Um)과 깊이(0.4Um)로 식각한다. 그 다음에 결과물 전면에 불순물영역과 접하게 되는 도전막(9)을 형성한 후, 상기 도전막을 사진식각하기 위해 포토레지스트(10)를 도포하여 패터닝한다. 상기한 도전막은 저압화학증착법(LPCVD)을 이용하여 폴리실리콘을 1000-3000Å의 두께로 형성한다. 상기 도전막은 게이트전극으로 사용한다.
제4E도는 도전막이 패터닝되어 도전막패턴을 형성한 단계를 설명한 단면도이다.
상기 도전막(9)는 후공정에서 형성되는 불순물영역과 콘택되는 영역을 식각하여 도전막 패턴(11a,11b)으로 형성한다.
제4F도는 본 발명의 일실시예의 콘택구조를 설명하기 위한 단면도이다.
상기 도전막 패턴을 마스크로하여 불순물(12)을 이온주입하여 불순물영역(13)을 형성한다. 상기한 이온주입의 불순물은 P형 또는 N형 불순물을 이용한다. 또한 상기한 불순물영역의 측면은 트랜치영역의 일측면에 접해 있으며, 제1도전막(11a)는 상기한 불순물영역(13) 측면에 접속되어 콘택영역(14)을 형성한다.
또한 상기한 도전막은 게이트로 사용할 수 있으며, 제4F도에 도시한 바와 같이 분리영역 상에 형성된 도전막을 제외한 도전막(11a,11b)의 측면에 스페이서(15a,15b)를 형성할 수도 있다.
제5A도 내지 제5F도는 본 발명의 제2실시예의 제조방법을 공정순서대로 나타낸 단면도들이다.
제5A도는 트랜치를 형성하기 위하여 마스크막을 패터닝하는 단계를 설명하기 위한 반도체기판의 단면도를 나타낸다.
반도체기판(1) 전면에 제1산화막(2)과 분리마스크막(3)을 연속하여 형성한다. 제1산화막은 열산화방법이나 다른 통상적인 방법을 사용하여 200-500Å의 두께로 형성한다. 분리마스크막은 저압화학증착법(LPCVD)을 이용하여 실리콘질화막을 900-1500Å의 두께로 증착한다. 다음에 소자분리영역을 형성하기 위하여, 통상의 사진식각공정을 이용하여 분리마스크막과 제1산화막을 패터닝한다.
제5B도는 트랜치를 형성하고 트랜치영역내부를 채우는 단계를 설명하기 위한 단면도이다.
상기 제1산화막과 분리마스크막을 이용하여 통상의 건식에치(DRYETCH)를 이용하여 반도체기판(1)상에 트랜치(4, 깊이 0.8-1.0Um, 폭 0.4Um) 형성한다. 다음에 스트레스 완화를 위하여 제1절연막(5)을 형성한 후, 제2절연막(6)을 이용하여 트랜치영역 내부를 채운다. 제1절연막은 열산화방법을 이용한 산화막을 100-300Å의 두께로 형성한다. 또한 제2절연막은 화학증착법(CVD)을 이용하여 BPSG(Borphosphosilcateglass)나 TEOS(Tetraethyilothosilcate)산화막으로 형성한다.
제5C도는 제1도전막을 형성하고 패터닝하는 단계를 설명하기 위한 단면도이다.
먼저 오버에칭(overetching)을 방지하기 위해 반도체기판 상의 끝점검출(end point detection)로 트랜치 영역을 에치백한다. 다음에 분리마스크막과 제1산화막을 제거한후, 반도체 기판 전면에 제2산화막(7)과 얇은 제1도전막(8)을 연속하여 형성한다. 제2산화막은 150-300Å의 두께로 열산화방법으로 형성한다. 또한 제1도전막은 제2산화막의 오염을 막기위하여 제2산화막과 제1도전막을 시간지연 없이 연속하여 형성한다. 또한 제1도전막은 저압화학증착법(LPCVD)을 이용한 폴리실리콘으로 500-1000Å의 두께로 형성한다. 상기 제1도전막은 이후의 공정에서 형성되는 제2도전막보다 얇게 형성한다. 다음에 제1도전막(8), 제2산화막, 및 트랜치영역의 소정부분을 사진식각하기 위해 포토레지스트(9)를 도포하여 패터닝한다.
제5D도는 트랜치영역을 식각하는 단계를 설명하는 단면도이다.
상기 패터닝된 포토레지스터를 마스크로하여 제1도전막의 소정영역을 식각하여 도전막패턴(10a,10b)을 만든후 제2산화막 및 트랜치영역을 식각한다. 상기 트랜치영역의 식각된 부분은 이후의 공정에서 불순물영역과 콘택이 될 부분이며 폭(0.2Um)과 깊이(0.4Um)로 식각한다.
제5E도는 제2도전막을 형성하여 패터닝을 하는 단계를 설명하는 단면도이다.
반도체기판 전면에 불순물영역과 접하게 되는 제2도전막(11)을 형성한 후, 제2도전막을 패터닝하기 위해 포토레지스트(12)를 도포하여 패터닝한다. 상기 제2도전막은 저압화학증착법(LPCVD)을 이용하여 폴리실리콘을 1000-3000Å의 두께로 형성한다.
제5F도는 제2도전막을 패터닝하고 콘택을 형성하는 단계를 설명하는 단면도이다.
제2도전막을 식각하여 소정의 도전막패턴(13a,13b)을 형성한다. 상기한 제2도전막을 마스크로하여 전면에 불순물(14)을 이온주입하여 불순물영역(15)을 형성한다. 상기한 이온주입의 불순물은 P형 또는 N형 불순물을 이용한다. 상기한 불순물영역의 측면은 트랜치영역의 측면에 접해 있으며, 제2도전막은 상기한 불순물영역(15) 측면에 접속되어 콘택영역(16)을 형성한다. 또한 상기한 제2도전막은 게이트로 사용할 수 있으며, 제5F도에 도시한 바와 같이 분리영역 상에 형성된 제2도전막을 제외한 제2도전막(13a,13b) 측면은 스페이서(17a,17b)를 형성할 수도 있다.
한편 본 발명은 종래의 매몰(buried) 콘택을 예로들어 설명하였으며 버팅(butting) 콘택의 경우에도 똑같이 적용할 수 있다. 또한 제1도전막 및 제2도전막은 폴리실리콘을 이용하며, 또다른 응용분야에서는 다른 막을 사용할 수도 있다.
상기한 바와 같이 본 발명에 의하여 레이아웃하면 측면(side) 콘택의 경우 1.8×5.7(10.26UM2)/셀이 1.8×5.3(9.54UM2)/셀으로 약 7%의 감소효과가 있다. 4M SRAM의 경우를 생각하면 면적감소분은 10.26×4MEGA-9.54×4MEGA=43,033,559-40,013,556UM2정도의 칩면적 감소가 있다.
이상과 같이 본 발명에서는 소자의 상호접속을 불순물영역 측면에 형성하여 도전막사이의 간격과 불순물 영역폭이 종래의 방법에 비해 작아져 단위 셀당의 면적을 줄일 수 있으므로 배선설계의 자유도 및 고집적화, 대용량화를 향상시킬 수 있다.
본 발명이 상기 실시예에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당분야해서 통상의 지식을 가진 자에 의하여 가능함은 명백한다.

Claims (10)

  1. 반도체기판의 소정영역에 형성된 불순물영역; 상기 불순물영역과 적어도 어느 한 측면이 접해 있고 상기 불순물영역과 인접한 소정의 부분에 형성된 트랜치 소자분리영역; 및 상기 반도체기판 상면에 도전막층이 형성되고 상기 트랜치 소자분리영역에 상기 도전막층이 매몰되어 접속된 콘택영역을 구비한 것을 특징으로 하는 반도체소자의 콘택구조.
  2. 제1항에 있어서, 도전막은 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체소자의 콘택구조.
  3. 반도체기판 전면에 제1산화막과 분리마스크막을 연속하여 형성하고, 사진식각공정을 이용하여 분리마스크막과 제1산화막을 패터닝하는 공정; 상기 패터닝된 분리마스크막을 마스크로하여 상기 반도체기판을 건조식각으로 트랜치를 형성한 후, 절연막을 이용하여 트랜치 소자분리영역 내부를 채우는 공정; 상기한 분리마스크막과 제1산화막을 제거하고, 결과물 전면에 제2산화막을 형성한 다음, 상기 트랜치 소자분리영역에서 콘택이 형성될 부분을 사진식각하는 공정; 결과물 전면에 도전막을 형성하고 사진식각공정을 이용하여 상기한 도전막을 패터닝하여 도전막 패턴을 형성하는 공정; 및 상기 도전막 패턴을 마스크로하여 결과물 전면에 불순물을 이온주입하여 불순물영역을 형성한후, 콘택을 형성하는 공정으로 이루어짐을 특징으로 하는 반도체소자의 콘택 제조방법.
  4. 제3항에 있어서, 트랜치는 0.8-10.Um의 깊이와 0.4Um의 폭으로 형성하는 것을 특징으로 하는 반도체소자의 콘택 제조방법.
  5. 제3항에 있어서, 트랜치영역에서 콘택이 형성될 부분은 0.4Um의 깊이가 0.2Um의 폭으로 형성하는 것을 특징으로 하는 반도체소자의 콘택 제조방법.
  6. 제3항에 있어서, 도전막은 1000-3000Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 콘택 제조방법.
  7. 반도체기판 전면에 제1산화막과 분리마스크막을 연속하여 형성하고, 사진식각공정을 이용하여 분리마스크막과 제1산화막을 패터닝하는 공정; 상기 패터닝된 제1산화막과 분리마스크막를 마스크로하여 상기 반도체기판을 건식식각으로 트랜치를 형성한 후, 절연막을 이용하여 트랜치 소자분리영역 내부를 채우는 공정; 상기한 분리마스크막과 제1산화막을 제거하고, 결과물 전면에 제2산화막과 얇은 제1도전막을 형성한 다음, 상기 트랜치 소자분리영역에서 콘택이 형성될 부분을 사진식각하는 공정; 결과물 전면에 제2도전막을 형성하고 사진식각공정을 이용하여 상기한 제2도전막을 패터닝하여 도전막 패턴을 형성하는 공정; 및 상기 도전막 패턴을 마스크로하여 결과물 전면에 불순물을 이온주입하여 불순물영역을 형성한 후, 콘택영역을 형성하는 공정으로 이루어짐을 특징으로 하는 반도체소자의 콘택 제조방법.
  8. 제7항에 있어서, 제2산화막과 제1도전막은 연속하여 형성하는 것을 특징으로 하는 반도체소자의 콘택 제조방법.
  9. 제7항에 있어서, 제1도전막은 500-1000Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 콘택 제조방법.
  10. 제7항에 있어서, 제2도전막은 1000-3000Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 콘택 제조방법.
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