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KR960015907A - 캐패시터 및 그의 제조방법 - Google Patents

캐패시터 및 그의 제조방법 Download PDF

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Publication number
KR960015907A
KR960015907A KR1019940027484A KR19940027484A KR960015907A KR 960015907 A KR960015907 A KR 960015907A KR 1019940027484 A KR1019940027484 A KR 1019940027484A KR 19940027484 A KR19940027484 A KR 19940027484A KR 960015907 A KR960015907 A KR 960015907A
Authority
KR
South Korea
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dielectric film
edges
depositing
lower electrode
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
KR1019940027484A
Other languages
English (en)
Inventor
성강현
Original Assignee
이헌조
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이헌조, 엘지전자 주식회사 filed Critical 이헌조
Priority to KR1019940027484A priority Critical patent/KR960015907A/ko
Publication of KR960015907A publication Critical patent/KR960015907A/ko
Ceased legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D1/68—Capacitors having no potential barriers
    • H10D1/682—Capacitors having no potential barriers having dielectrics comprising perovskite structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 캐패시터 및 그의 제조방법에 관한 것으로, 본 발명의 제조방법은 반도체기판 위에 금속물질을 증착시킨 후 패터닝하여 하부공정수율을 형성하는 공정과, 상기 하부전극 위에 강유전체물질을 증착시켜 유전체막을 형성하는 공정과, 상기 유전체막의 양측 가장자리가 경사지도록 식각하는 공정과, 상기 유전체막 의에 금속물질을 증착시져 상부전극을 형성하는 공정을 포함하여 구성되며, 상기와 같이 유전체막의 양측 가장자리를 경사지게 식각하여 그 상부에 형성되는 전극의 접촉면적을 크게함으로써 정전용량을 증가시킬 수 있는 효과가 있다.

Description

캐패시터 및 그의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 유전체막의 두께에 다른 유전상수의 변화를 도시한 그래프.

Claims (6)

  1. 반도체기판위에 형성된 하부전극과, 상기 하부전극 위에 양측 가장자리가 경사지도록 형성된 유전체막과, 상기 유전체막 위에 형성된 상부전극을 포함하여 구성된 것을 특징으로 하는 캐패시터.
  2. 반도체기판 의에 금속물질을 증착시킨 후 패터닝하여 하부전극을 형성하는 공정과, 상기 하부전극 위에 강유전체물질을 증착시켜 유전체막을 형성하는 공정과, 상기 유전체막의 양측 가장자리가 경사지도록 식각하는 공정과, 상기 유전체막 의에 금속물질을 증착시켜 상부전극을 형성하는 공정을 포함하여 구성된 것을 특징으로 하는 캐패시터 제조방법.
  3. 제2항에 있어서, 상기 유전체막의 양측 가장자리가 경사지도록 식각하는 공정은 상기 유전체막 위에 포토레지스트를 코팅하고 패터닝하는 공정과, 상기 괘터녕된 포트레지스트의 양측 가장자리가 경사지도록 열처리하여 변형시키는 공정과, 상기 변형된 포트레지스트를 적용하여 상기 유전체막을 반응성이온 식각하는 공정과, 상기 포토레지스트를 제거하는 공정을 포함하여 구성된 것을 특징으로 하는 캐패시터의 제조방법.
  4. 제3항에 있어서, 상기 포트례지스트의 양측 가장자리가 경사지도록 열처리하여 변형시키는 공정은, 130C∼160C의 온도에서 이루어짐을 특징으로 하는 캐페시터의 제조방법.
  5. 제3항에 있어서, 상기 반응성이온식각공정은 주가스로서 CC14, C12, 또는 BC13중 어느 하나를 사용하며, 경사각을 조절하기 의해 O2를 첨가하여 이루어짐을 특징으로 하는 캐패시터의 제조방법.
  6. 제5항에 있어서, 상기 O2가스는 주가스에 대한 첨가비가 10% 이하임을 특징으로 하는 캐패시더의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940027484A 1994-10-26 1994-10-26 캐패시터 및 그의 제조방법 Ceased KR960015907A (ko)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960029903A (ko) * 1995-01-28 1996-08-17 김광호 반응성 이온 에칭을 이용한 강유전체 박막의 에칭방법
KR100465374B1 (ko) * 1995-12-05 2005-08-10 가부시끼가이샤 히다치 세이사꾸쇼 반도체장치및그제조방법

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