KR960014697B1

KR960014697B1 - Double processor board

Info

Publication number: KR960014697B1
Application number: KR1019930027684A
Authority: KR
Inventors: 조찬순
Original assignee: 조백제; 한국전기통신공사; 정장호; 엘지정보통신주식회사
Priority date: 1993-12-14
Filing date: 1993-12-14
Publication date: 1996-10-19
Also published as: KR950023193A

Abstract

내용없음.None.

Description

Redundancy control method of redundant processor board and its device

제1도는 이중화 프로세서 보드를 장착하기 위한 백보드의 예시도.1 is an illustration of a backboard for mounting a redundant processor board.

제2도는 본 발명에 따른 이중화 제어장치를 설명하기 위한 도면.2 is a view for explaining a redundancy control device according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

BB : 백보드 S1∼Sn : 이중화 슬롯BB: Backboard S1 to Sn: Redundant slot

ML1∼MLn : 주신호선 HL : 이중화 신호선ML1 to MLn: Main signal line HL: Redundant signal line

11, 21 : CPU 12, 22 : 내부로직11, 21: CPU 12, 22: internal logic

13, 23 : 디코더부 14, 24 : 버퍼부13, 23: decoder 14, 24: buffer

10, 20 : 이중화 프로세서 보드 S1, S2 : 이중화 슬롯10, 20: redundant processor board S1, S2: redundant slot

AB : 어드레스 버스 DB : 데이타 버스AB: Address Bus DB: Data Bus

본 발명은 다수의 프로세서 보드를 장착할 수 있는 백보드 슬롯을 이중화 및 싱글로 운용하는 것에 관한 것으로, 특히 백보드에서 프로세서 보드의 이중화 운용을 위한 각 슬롯쌍에 싱글로 운용되는 두개의 프로세서 보드나 이중화로 운용되는 한쌍의 프로세서 보드가 모두 장착 가능하도록 해주는 이중화 프로세서 보드의 이중화 제어방법 및 장치에 관한 것이다.The present invention relates to redundant and single operation of a backboard slot capable of mounting a plurality of processor boards, and in particular, to two processor boards or redundancy operated as single in each slot pair for redundant operation of the processor board in the backboard. The present invention relates to a redundancy control method and apparatus for allowing a pair of processor boards to be mounted.

일반적으로, 전자교환기와 같은 대용량의 시스템에서는 다수의 디바이스를 제어하기 위한 동일 기종의 프로세서가 여러개 존재하며, 수행하는 동작의 중요성등에 따라 동작의 목적이 동일한 두개의 프로세서를 이중화로 운용하여 한쪽 프로세서의 고장시 다른 프로세서가 고장난 프로세서의 임무를 대신한다.In general, in a large-capacity system such as an electronic exchanger, several processors of the same type exist for controlling a plurality of devices, and two processors having the same purpose of operation are redundantly operated according to the importance of an operation to be performed. In the event of a failure, another processor takes over the task of the failed processor.

또한, 이중화로 운용되는 프로세서 보드의 장착을 위한 백보드는 다수의 슬롯으로 이루어져 있고, 각 슬롯은 두개 슬롯씩 짝을 이뤄 이중화를 위한 신호선에 서로 연결되어 있으며, 짝을 이룬 두개의 슬롯에 각각 장착된 프로세서 보드는 이중화 신호선을 통해 신호를 주고 받음으로써 이중화 운용을 수행한다.In addition, the backboard for mounting the redundant processor board is composed of a plurality of slots, each slot is paired with two slots are connected to each other to the signal line for redundancy, each mounted in two paired slots The processor board performs redundancy by sending and receiving signals through the redundant signal line.

그러나, 상기 백보드의 각 슬롯에 실장되는 모든 프로세서는 기본적으로 이중화 운용에 적합한 구조상 동종의 것이고, 동작수행시 이중화 운용에 필요한 이중화 신호를 이중화 신호선을 통해 출력하므로, 만약 필요에 의해 두개의 프로세서 보드를 이중화로 운용하지 않고 각각 싱글로 운용하게 되면 두 프로세서 보드에서 각각 출력하는 이중화 신호가 이중화 신호선을 통해 서로 입력되어 오동작이 발생하게 된다.However, all the processors mounted in each slot of the backboard are basically the same type of structure suitable for redundancy operation, and when the operation is performed, the redundancy signals necessary for the redundancy operation are output through the redundancy signal line. If the system is operated as a single unit rather than as a redundant system, the redundant signals output from the two processor boards are input to each other through the redundant signal line, causing a malfunction.

그러므로, 이와 같은 백보드 각 슬롯의 이중화 또는 싱글 운용방식에서는 짝을 이루는 두 슬롯중 어느 한 쪽에서 싱글로 운용되는 프로세서 보드가 장착되면 나머지 한 슬롯은 사용이 불가능하게 되고, 싱글로 운영하는 프로세서 보드가 많아지면 백보드를 추가로 구비해야 하므로 비경제적인 문제점을 지닌다.Therefore, in the redundant or single operation of each slot of such a backboard, if a processor board operated as a single is installed in one of two paired slots, the other slot becomes unavailable and many processor boards operate as a single. There is an uneconomical problem because the ground backboard must be additionally provided.

이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 백보드에서 이중화 신호선으로 상호 연결된 두 슬롯에 이중화 운용을 위한 두 프로세서 보드 또는 싱글 운용을 위한 두개의 프로세서 보드가 각각 실장되더라도 각 프로세서 보드에서 출력하는 이중화 신호에 의해 오동작이 일어나지 않도록 해주는 프로세서 보드의 이중화 제어방법 및 장치를 제공하는데 있다.An object of the present invention for solving the above problems, even if two processor boards for redundancy operation or two processor boards for single operation are mounted in two slots interconnected by redundant signal lines in the backboard, respectively, the redundancy output from each processor board It is an object of the present invention to provide a redundant control method and apparatus for a processor board that prevents a malfunction due to a signal.

상기와 같은 목적을 달성하기 위한 본 발명의 특징으로 백보드의 이중화 슬롯쌍에 각각 장착되는 이중화 프로세서 보드가 수행하는 기능과 이중화 또는 싱글 운용에 따른 고유 어드레스를 지정하고 고유 어드레스를 교환기의 메인 프로세서에 등록하는 제1단계와, 상기 고유 어드레스를 통해 상기 백보드의 슬롯에 장착된 이중화 프로세서 보드의 이중화 또는 싱글 운용을 위한 소정 이중화 제어신호를 출력하는 제2단계 및, 상기 이중화 제어신호를 입력받은 상기 소정 프로세서 보드가 상기 소정 슬롯쌍 상호간에 연결된 이중화 신호선을 통해 송수신되는 이중화 신호의 출력을 차단 또는 통과시키는 제3단계를 포함하는데 있다.As a feature of the present invention for achieving the above object, a function performed by a redundant processor board mounted in a redundant slot pair of a backboard, and a unique address according to a redundant or single operation are designated, and a unique address is registered in the main processor of the exchange. And a second step of outputting a predetermined redundancy control signal for redundancy or single operation of the redundant processor board mounted in the slot of the backboard through the unique address, and the predetermined processor receiving the redundancy control signal. And a third step of blocking or passing the output of the redundant signal transmitted / received through the redundant signal line connected between the predetermined slot pairs.

상기와 같은 목적을 달성하기 위한 본 발명의 다른 특징은 소정 이중화 프로세서 보드의 이중화 또는 싱글 운용여부에 따라 특정 데이타 비트를 출력하는 CPU와, 상기 CPU에서 출력하는 특정 데이타 비트를 디코딩하여 디코딩된 데이타 비트를 출력하는 디코더부 및, 상기 디코더부에서 출력하는 데이타 비트에 따라 상기 이중화 프로세서 보드에서 출력하는 이중화 관련 정보가 상대 이중화 프로세서 보드로 인가 또는 인가되지 않도록 해주는 버퍼부를 포함하는데 있다.Another feature of the present invention for achieving the above object is a CPU for outputting a specific data bit according to whether a predetermined duplication or single operation of the redundant processor board, and the data bit decoded by decoding the specific data bit output from the CPU And a buffer unit for outputting a decoding unit and a buffer unit for preventing duplication related information output from the duplication processor board according to data bits output from the decoder unit.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제1도는 이중화 프로세서 보드를 장착하기 위한 백보드의 예시도로서, 동일 구조로 되있고 이중화로 운용되며 한 시스템내에서 특정기능을 수행하는 다수의 프로세서 보드가 실장되는 이중화 슬롯(S1∼Sn)으로 이루어져 있다.FIG. 1 is an exemplary diagram of a back board for mounting a redundant processor board. The first board is provided with a redundant slot (S1 to Sn) having the same structure, redundant operation, and mounted with a plurality of processor boards performing specific functions in a system. have.

제2도는 본 발명에 따른 이중화 제어장치를 설명하기 위한 도면으로, 이중화 신호를 송수신하고, 시스템의 메인 프로세서 또는 소정 디바이스로부터 주신호선(ML1,ML2)을 통해 각각 직렬 전송되는 데이타를 수신하여 저장하며, 처리된 데이터를 주신호선(ML1,ML2)을 통해 메인 프로세서 또는 소정 디바이스측으로 직력 전송해 주는 내부로직(12,22)과, 내부로직(12,22)에서 송신하는 이중화 신호와 이중화 신호선(HL)을 통해 수신되는 이중화 신호를 버퍼제어신호에 따라 선택적으로 차단해 주는 버퍼부(14,24)와, 입력단에 인가되는 특정 비트 패턴에 따라 버퍼부(14,24)에 버퍼 제어신호를 선택적으로 출력하는 디코더부(13,23)와, 내부로직(12,22)에 저장된 데이타를 처리하고 내부로직(12,22)의 데이타 전송동작을 제어하며 디코더부(13,23)측으로 특정 비트패턴을 선택적으로 제공해주는 CPU(11,21)를 각각 구비하여 임의의 한 시스템내에서의 특정 기능을 이중화 또는 싱글로 운용하여 수행할 수 있는 이중화 프로세서 보드(10,20)로 이루어진다. 또한, 이중화 프로세서 보더(10,20)는 이중화 슬롯(S1,S2)에 장착되어 이중화 신호선(HL)에 의해 상호 접속된다.2 is a view for explaining a redundancy control device according to the present invention, which transmits and receives a redundancy signal, receives and stores data serially transmitted through the main signal lines ML1 and ML2 from a main processor or a predetermined device of the system, respectively. Internal logic 12 and 22 for transmitting serially the processed data to the main processor or a predetermined device through the main signal lines ML1 and ML2, and the redundant signal and redundant signal lines HL transmitted from the internal logic 12 and 22. Buffers 14 and 24 for selectively blocking the redundant signals received through the buffer control signal according to the buffer control signal, and selectively controlling the buffer control signals to the buffer parts 14 and 24 according to a specific bit pattern applied to the input terminal. The decoder 13 and 23 output the data stored in the internal logic 12 and 22, and control the data transfer operation of the internal logic 12 and 22, and transmit a specific bit pattern to the decoder 13 and 23. Selective Comprising a CPU (11, 21) provided to each provided by a redundant processor board (10, 20) that can be performed by performing a specific function in any one system in a redundant or single. The redundant processor borders 10 and 20 are also mounted in the redundant slots S1 and S2 and interconnected by the redundant signal line HL.

상기와 같은 구성으로부터 본 발명에 따른 이중화 제어과정을 첨부한 도면 제1도 및 제2도를 참조하여 설명하면 다음과 같다.Referring to Figures 1 and 2 attached to the redundant control process according to the present invention from the configuration as described above is as follows.

이중화 슬롯(S1,S2)에 장착된 프로세서 보드(10,20)가 동일한 기능을 수행하면서 한 프로세서 보드에서 이상이 발생하면 다른 프로세서가 이상이 생긴 프로세서 보드의 역할을 대신하도록 이중화 운용하는 경우, 이중화 프로세서 보드(10,20)가 지닌 고유 어드레스로부터 시스템의 메인 프로세서는 두 프로세서 보드(10,20)가 서로 이중화 신호(프로세서 보드의 상태 즉, 액티브 또는 스탠바이 신호나 고장을 알리는 신호등)를 교환하도록 주신호선(ML1,ML2)을 통해 소정 제어정보를 출력한다. 메인 프로세서에서 출력한 제어정보는 두 이중화 프로세서 보드(10,20)의 내부로직(12,22)을 거쳐 CPU(11,21)에 동시에 전달되고, CPU(11,21)는 제어정보의 내용을 분석한 후 버퍼부(14,24)를 인에이블시키기 위해 특정 비트 패턴을 갖는 어드레스 신호를 출력한다. 이후 디코더부(13,23)는 어드레스 버스(AB)를 통해 인가되는 신호중 특정 비트 패턴을 디코딩하여 버퍼부(14,24)의 정상동작을 알리는 인에이블 신호를 출력하고 버퍼부(14,24)는 인에이블 신호를 인가받아 정상동작, 즉 내부로직(12,22)에서 출력되는 이중화 신호를 신호선(HL)으로 송신해주고 이중화 신호선(HL)으로부터 수신되는 이중화 신호는 내부로직(12,22)측으로 송신해 준다. 이렇게 하여 두 이중화 프로세서 보드(10,20)는 서로 이중화 신호를 주고 받으며 이중화 운용을 하게 된다.When the processor boards 10 and 20 mounted in the redundancy slots S1 and S2 perform the same function and an abnormality occurs in one processor board, the other processor is redundantly operated to take over the role of the abnormal processor board. From the unique address held by the processor boards 10 and 20, the main processor of the system allows the two processor boards 10 and 20 to exchange redundancy signals (states of the processor board, that is, active or standby signals or signals indicating failure). Predetermined control information is output via lines ML1 and ML2. The control information output from the main processor is simultaneously transferred to the CPUs 11 and 21 via the internal logics 12 and 22 of the two redundant processor boards 10 and 20, and the CPUs 11 and 21 display the contents of the control information. After analysis, an address signal having a specific bit pattern is output in order to enable the buffer units 14 and 24. The decoders 13 and 23 decode a specific bit pattern among signals applied through the address bus AB to output an enable signal indicating the normal operation of the buffers 14 and 24, and the buffer units 14 and 24. Receives an enable signal and transmits the redundancy signal output from the internal logic 12 and 22 to the signal line HL. The redundancy signal received from the redundancy signal line HL is transmitted to the internal logic 12 and 22 side. Send it. In this way, the two redundant processor boards 10 and 20 exchange redundancy signals with each other and perform redundancy operations.

그러나, 이중화 슬롯(S1,S2)에 장착된 두 이중화 프로세서 보드(10,20)가 각기 다른 기능을 수행하고 주신호선(ML1,ML2)을 통해 각기 별개의 디바이스와 연결되어 싱글로 운용되는 경우, 두 이중화 프로세서 보드(10,20)가 지닌 고유 어드레스(이러한 고유 어드레스는 초기에 메인 프로세서의 셋팅 여부에 따라 달라질 수 있다)로부터 시스템의 메인 프로세서는 두 이중화 프로세서 보드(10,20)가 각각 싱글 운용됨을 인식하고 두 이중화 프로세서 보드(10,20)가 서로 이중화 신호를 교환하지 못하도록 주신호선(ML1,ML2)를 통해 각각 소정 제어정보를 출력한다. 메인 프로세서에서 출력한 소정 제어정보는 주신호선(ML1,ML2)과 이중화 프로세서 보드(10,20)내의 내부로직(12,22)을 통해 각각 CPU(12,22)에 인가되고, CPU(11,22)는 메인 프로세서에서 출력한 소정 제어정보가 이중화 신호의 송수신을 금지하는 내용임을 감지하여 어드레스 버스(AB)를 통해 특정 비트 패턴을 실은 어드레스 신호를 출력한다. 이후 두 이중화 프로세서 보드(10,20)의 디코더부(13,23)는 각각 어드레스 버스(AB)를 통해 입력되는 특정 비트 패턴을 디코딩하여 버퍼부(14,24)의 동작중지를 알리는 디스에이블 신호를 출력하고 버퍼부(14,24)는 디코더부(13,23)에서 출력하는 디스에이블 신호를 입력받아 이중화 신호를 차단한다. 이와 같이 버퍼부(14)를 통해 송신하거나 수신되는 이중화 신호가 차단됨에 따라 두 이중화 프로세서 보드(10,20)는 이중화 슬롯(S1,S2)에 각각 장착되어 싱글로 운용되더라도 이중화 신호의 유입에 의한 오동작이 발생하지 않는다.However, when the two redundant processor boards 10 and 20 mounted in the redundant slots S1 and S2 perform different functions and are connected to separate devices through the main signal lines ML1 and ML2 and operated as a single device, From the unique addresses of the two redundant processor boards 10 and 20 (these unique addresses may vary depending on whether the main processor is initially set up), the main processor of the system is a single operation of the two redundant processor boards 10 and 20, respectively. In order to prevent the two redundant processor boards 10 and 20 from exchanging the redundant signals with each other, the control signal outputs predetermined control information through the main signal lines ML1 and ML2, respectively. The predetermined control information output from the main processor is applied to the CPUs 12 and 22 through the main signal lines ML1 and ML2 and the internal logics 12 and 22 in the redundant processor boards 10 and 20, respectively. 22) detects that the predetermined control information output from the main processor prohibits the transmission and reception of the redundant signal, and outputs an address signal carrying a specific bit pattern through the address bus AB. After that, the decoders 13 and 23 of the two redundant processor boards 10 and 20 decode specific bit patterns input through the address bus AB, respectively, to indicate that the buffer units 14 and 24 are stopped. The buffer unit 14, 24 receives the disable signal output from the decoder unit 13, 23 and blocks the redundant signal. As the duplication signal transmitted or received through the buffer unit 14 is blocked as described above, the two duplication processor boards 10 and 20 are mounted in the duplication slots S1 and S2, respectively, and operate even in a single operation. Malfunction does not occur.

이상에서 설명한 바와 같이 본 발명은 프로세서 보드내에서 출력되는 이중화 신호를 선택적으로 차단시켜서 이중화 신호선을 연결되있는 이중화 슬롯쌍에 싱글 운용을 위한 이중화 프로세서 보드를 각각 장착시키더라도 각 이중화 프로세서 보드에서는 정상적인 동작을 수행할 수 있기 때문에 백보드 효율의 증대와 함께 시스템에 사용되는 백보드의 수량을 줄일 수 있기 때문에 시스템 전체 가격을 낮출 수 있는 효과가 있다.As described above, the present invention operates normally in each redundant processor board even if the redundant processor board for single operation is mounted in the redundant slot pair to which the redundant signal line is connected by selectively blocking the redundant signal output from the processor board. Since the number of backboards used in the system can be reduced while increasing the efficiency of the backboard, the overall system price can be reduced.

Claims

The redundant processor board is interconnected with a plurality of redundant processor boards capable of performing a specific function in a single system in a single system or having a single internal structure and having the same internal structure, and predetermined signal lines for transmitting redundant signals of the plurality of redundant processor boards. In a method of operating a backboard consisting of a plurality of redundant slot pairs mounted on the backboard, a unique address is designated according to a function performed on a redundant processor board mounted on each of the redundant slot pairs of the backboard and whether redundant or single operation is performed. Registering with the main processor of the exchange; Outputting a predetermined redundancy control signal for redundancy or single operation of the redundant processor board mounted in the slot of the backboard through the unique address; And a third step of the predetermined processor board receiving the redundancy control signal to block or pass an output of the redundancy signal transmitted and received through a redundancy signal line connected between the predetermined slot pairs. Redundancy control method of processor board for single operation.

In a redundant processor board performing a predetermined function in a redundant or single operation method through data transmission and reception with an internal device or a main processor of a predetermined system, a CPU for outputting specific data bits according to whether the redundant processor board is redundant or single operation A decoder for decoding and outputting specific data bits output from the CPU; And a buffer unit configured to control a flow of duplication related information supplied from the duplex processor board to a counterpart duplex processor board in accordance with data bits output from the decoder unit.