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KR960011187B1 - 불휘발성 반도체메모리 - Google Patents

불휘발성 반도체메모리 Download PDF

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KR960011187B1
KR960011187B1 KR1019910008779A KR910008779A KR960011187B1 KR 960011187 B1 KR960011187 B1 KR 960011187B1 KR 1019910008779 A KR1019910008779 A KR 1019910008779A KR 910008779 A KR910008779 A KR 910008779A KR 960011187 B1 KR960011187 B1 KR 960011187B1
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Abstract

내용 없음.

Description

불휘발성 반도체메모리
제1도는 본 발명의 1실시예를 나타낸 등가회로도.
제2도는 제1도의 셀구조를 나타낸 평면도.
제3도는 제2도의 3-3선에 따른 단면도.
제4도는 제2도의 4-4선에 따른 단면도.
제5도는 메모리셀의 임게치전압의 상태를 설명하기 위해 나타낸 도면.
제6도는 종래와 본 발명의 독출동작을 설명하기 위해 나타낸 도면.
제7도는 종래의 불휘발성 메모리를 나타낸 등가회로도.
제8도는 제7도에 나타낸 메모리셀의 구성을 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : NMOS 트랜지스터 12 : 박막트랜지스터
CG : 제어게이트 CH : 채널영역
FG : 부유게이트 BL : 비트선
WL : 워드선
[산업상의 이용분야]
본 발명은 예컨대 부유게이트, 제어게이트를 갖춘 불휘발성 반도체 메모리에 관한 것이다.
[종래의 기술 및 그 문제점]
제7도는 종래의 불휘발성 반도체메모리의 일예를 나타낸 것이고, 제8도는 그 단면구조를 나타낸 것이다.
도면에서 1층의 폴리실리콘은 부유게이트(FG)이고, 2층의 폴리실리콘은 기입전극과 셀으로의 억세스게이트를 겸하고 있는 제어게이트(CG)이다. 이 경우, 제8도에 나타낸 거리(d1,d2)는 공히 수백 μm로 한다.
이 불휘발성 반도체메모리에 정보를 기입하는 경우, 트랜지스터의 제어게이트[CG ; 워드선(WL)]에 12.5V의 고전압을 인가하고, 동시에 드레인전극[D ; 비트선(BL)]에 약 8V의 고전압을 공급한다. 그러면, 핀치 오프상태의 채널영역에서 열전자가 생성되고, 이것이 부유게이트(FG)에 포획된다. 이러한 종류의 불휘발성 반도체메모리에 있어서는 낮은 인가전압, 짧은 기입시간으로 임계치전압의 시프트량이 큰 것이 바람직하다.
한편, 방치시 혹은 독출시의 유지특성도 중요한데, 상반되는 양자를 소정의 특성을 일치시키는 것이 높은 신뢰성을 얻는데 필요하다.
또, 기억된 정보를 독출하는 경우에는 5V의 단일전원으로 동작된다. 즉, 제어게이트(CG)가 선택되면, 부유게이트(FG)에는 제어게이트(CG)에 공급되는 전압의 C2/(C1+C2)배가 가해진다. 이 상태에서 기입전후의 임계치의 시프트를 도시하지 않은 감지증폭기로 감지증폭한다. 기입된 정보를 소거하려면 자외선을 부유게이트(FG)에 조사하여 전자를 고에너지로 여기시킴으로써 부유게이트(FG)에서 방출한다. 즉, 자외선소거형 EPROM은 모든 비트를 일괄소거하는 것이 특징이다.
그런데, 종래의 불휘발성 반도체메모리는 기입량과 독출전류간에 강한 상관관계가 있는 바, 열전자의 기입량의 차이가 독출속도의 차이를 일으켜 불휘발성 반도체메모리를 고속화하기 곤란하다는 문제점이 있었다.
또, 열전자의 기입에 따른 임계치의 시프트량의 감소되면 여기에 기인하는 인듀어런스(endurance)의 악화도 기입 가능횟수의 한도 및 신뢰성에 영향을 미치는 큰 문제점이 있었다. 특히, 초미세화 및 저전압화가 진행됨에 따라 기입시에 부유게이트(FG)로의 열전자의 주입량을 확보하기 위해 높은 승안전압, 긴 기입시간, 얇은 게이트산화막등이 필요한 경우 상기 문제점들이 한층 더 현저해지게 되었다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 초미세화 및 저전압화가 진행되는 경우에도 기입량에 의존하지 않고 독출전류를 얻을 수 있고, 기입특성의 차이나 인듀어런스의 악화에 따른 기입가능횟수의 감소를 방지할 수 있으며, 신뢰성을 향상시킬 수 있는 불휘발성 반도체메모리를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 반도체기판과 ; 이 반도체기판상에 형성되면서 소오스 및 드레인 영역으로 기능하는 확산층 ; 상기 반도체기판으로부터 절연되도록 상기 반도체기판상에 형성된 부유게이트 ; 박막으로 이루어짐과 더불어 상기 부유게이트로부터 절연되도록 상기 부유게이트상에 형성된 제어게이트 및 ; 상기 제어게이트 및 상기 부유게이트를 포함하고, 상기 부유게이트에 대응하는 상기 제어게이트의 부분이 제어게이트의 다른 부분보다 낮은 불순물 농도를 갖추며, 상기 부유게이트가 상기 채널영역을 제어하는 게이트전극은 트랜지스터를 구비하여 구성된 것을 특징으로 한다.
또한, 상기 트랜지스터의 전도도는 전자가 상기 부유게이트에 주입되는 기입상태와 상기 전자가 방전되는 소거상태에 따라 다른 것을 특징으로 한다.
또한, 상기 절연게이트 트랜지스터의 상기 드레인이 상기 비트선에 연결되고, 상기 소오스가 전원에 연결되며, 상기 제어게이트가 상기 워드선에 연결되는 것을 특징으로 한다.
그리고, 상기 박막이 폴리실리콘으로 이루어진 것을 특징으로 한다.
또, 상기 박막이 비정질실리콘으로 이루어진 것을 특징으로 한다.
또, 상기 박막이 단결정실리콘으로 이루어진 것을 특징으로 한다.
또한 본 발명은, 부유게이트와 제어게이트를 갖춘 메모리셀로서 기능하고, 전류통로의 일단이 비트선에 연결됨과 더불어 타단이 전원에 연결되고, 상기 제어게이트가 워드선에 연결된 절연게이트 트랜지스터와 ; 상기 제어게이트와 상기 부유게이트를 포함하고, 상기 제어게이트가 박막으로 이루어지고, 상기 부유게이트에 대응하는 부분이 상기 제어게이트의 다른 부분 보다 더 낮은 불순물농도를 갖춘 채널영역이고, 상기 부유게이트가 상기 채널영역을 제어하는 게이트전극이고, 전자가 상기 부유게이트에 주입된 상기 메로리셀의 상기 트랜지스터의 임계치전압이 증가하여 상기 트랜지스터가 오프상태로 설정되고, 전자가 상기 부유게이트로부터 방출된 상기 메모리셀의 상기 트랜지스터의 상기 임계치전압이 감소하여 상기 박막트랜지스터가 온 상태로 설정되고, 상기 제어게이트의 전압이 독출동작에서 증가하면, 상기 제어게이트의 고전압이 온상태 트랜지스터의 채널영역에 인가되어 상기 절연게이트 트랜지스터가 턴온되는 트랜지스터를 구비하여 구성된 것을 특징으로 한다.
(작용)
상기와 같이 구성된 본 발명은, 부유게이트에 전자가 기입된 상태의 셀은 박막트랜지스터의 임계치전압이 높아져 오프상태가 되도록 설정되고, 소거상태의 셀은 임계치전압이 낮아져 온상태가 되도록 설정된다. 독출시에 제어게이트를 고전위로 하면, 소거상태의 셀에서만 박막트랜지스터에 반전층이 형성됨에 따라 제어 게이트의 고전위가 채널부로 공급되어 MOS 트랜지스터가 온된다. 종래의 셀에서는 독출시에 기입상태의 셀인 NMOS가 온되지 않은 범위에서 제어게이트를 고전위로 할 수밖에 없지만, 본 발명에 있어서는 기입 상태의 셀인 NMOS의 임계치를 넘는 고전위를 제어게이트에 공급할 수 있다.
(실시예)
이하, 예시도면을 참조하여 본 발명에 따른 1실시예를 상세히 설명한다.
제1도는 본 발명의 등가회로를 나타낸 것이고, 제2도는 평면도, 제3도는 비트선 방향의 단면도, 제4도는 워드선 방향의 단면도이다.
제1도에 나타낸 바와 같이 본 실시예에 있어서는 NMOS 트랜지스터(1)의 제어게이트(CG)를 예컨대 폴리실리콘으로 이루어진 박막트랜지스터(12 ; Thin Film Transistor)의 채널영역(CH)으로 구성하고 있다.
이 박막트랜지스터(12)의 게이트전극은 부유게이트(FG)가 겸한다. 상기 NMOS 트랜지스터(11)의 드레인은 비트선(BL)에 접속되고, 제어게이트(CG)는 워드선(WL)에 접속된다.
즉, 제2도 내지 제4도에 나타낸 바와 같이, P형의 반도체기판(13)에는 NMOS 트랜지스터(11)를 구성하는 소오스(S), 드레인(D)이 설치되어 있다. 반도체기판(13)위에는 도시하지 않은 산화막을 매개로 부유게이트(FG)가 설치되고, 이 부유게이트(FG)위에는 도시하지 않은 절연막을 매개로 상기 박막트랜지스터(12)의 채널영역(CH)이 설치되어 있다. 이 채널영역(CH)을 구성하는 막막은 워드선(WL)과 일체로 형성되고, 채널영역(CH)은 저불순물 농도(n-)이며, 이 외의 부분은 고불순물동(n+)로 되어 있다. 더욱이 상기 드레인(D)에는 비트선(BL)이 접속되어 있다.
상기 구성의 박막트랜지스터(12)는 부유게이트(FG)에 전자가 주입되어 있는지의 여부에 따라 채널영역(CH)의 발전층이 형성되는지 아닌지가 결정된다. 즉, 이 박막트랜지스터(12)는 부유게이트(FG)에 전자가 주입되어 있는지의 여부에 따라 채널영역(CH)의 전위를 변화시킬 수 있는 스위치드 캐패시터(switchedcapacitor)를 형성하고 있다.
제5도(a),(b)는 NMOS 트랜지스터(11)의 임계치전압(VTN)과 박막트랜지스터(12)의 임게치전압(VTT)을 나타낸 것으로, 제5도(a)는 기입상태를, 제5도(b)는 소거상태를 나타낸다.
제5도(a)에 나타낸 바와 같이, 부유게이트(FG)에 전자(e-)가 주입된 기입상태에서는 NMOS 트랜지스터(11)의 임계치전압(VTN)이 높아지고, 박막트랜지스터(12)의 임계치전압(VTT)도 높아진다. 또, 제5도(b)에 나타낸 바와 같이, 소거상태에서는 NMOS 트랜지스터(11)의 임계치전압(VTN)이 낮아지고, 박막트랜지스터(12)의 임게치전압(VTT)도 낮아진다.
제6도에 나타낸 바와 같이, 종래의 불휘발성 반도체메모리에 있어서, 독출시의 제어게이트[워드선(WL)]의 전위(VWL)는 소거된 NMOS 트랜지스터(11)의 임계치전압(VTN)]과 기입된 NMOS 트랜지스터(11)의 임계치전압(VTN)의 중간으로 설정되고, 이 제어게이트(CG)의 전위(VWL)를 경계로 소거된 셀은 온, 기입된 셀은 오프된다. 감지증폭기는 이 전류차를 감지증폭하여 0또는1의 데이터를 출력한다. 따라서, 기입량이 부족하거나 특성차이가 생기는 경우 셀에서의 온, 오프의 마진이 줄어들어 독출속도의 악화나 불량등이 생긴다.
그러나, 본 실시예의 경우, 제5도에 나타낸 바와 같이, 기입상태에서 박막트랜지스터(12)는 전도도가 낮은 오프로 되고 소거상태에서는 전도도가 높은 온으로 설정되어 있다. 물론, 이러한 설정에도 마진이 필요하지만, 단순히 온, 오프만 구별되면 좋다. 박막트랜지스터(12)의 온전류는 특별한 제약은 없고 데이터의 독출시간에 대해서 충분히 짧은시간내에 채널영역(CH)을 워드선전위(VWL)까지 충전시키면 된다. 또, 박막 트랜지스터(12)의 오프전류는 채널영역(CH)을 워드선전위(VWL)로 충전하는데 필요한 시간이 데이터의 독출시간에 비해서 충분히 긴 시간을 필요로 하면 좋다.
상기와 같이 설정된 상태에서 독출시에 제어게이트[CG ; 워드선(WL)]를 고전위로 하면, 소거상태의 셀에서만 박막트랜지스터(12)의 채널영역(CH)에 반전층이 형성된다. 따라서, 제어게이트(CG)의 고전위가 채널영역(CH)으로 공급되어 NMOS 트랜지스터(11)가 온된다.
종래의 셀은 독출시에 기입상태의 셀인 NMOS 트랜지스터가 온되지 않는 범위의 고전위를 제어게이트에 공급할 수 밖에 없었다. 그러나, 본 실시예의 경우 제어게이트(CG)의 전위는 NMOS 트랜지스터(121)의 임계치에 의해 제약받지 않는다. 따라서, 기입상태의 셀인 NMOS 트랜지스터(11)의 임계치를 넘는 고전위를 제어게이트(CG)에 공급할 수 있다.
한편, 기입상태의 셀에 대해서는 박막트랜지스터(12)가 오프되어 있기 때문에 반전층이 형성되지 않아 제어게이트(CG)에 고전압이 걸려도 박막트랜지스터(12)의 채널영역(CH)이 고전위로 되지 않을 뿐 아니라 NMOS 트랜지스터(11)가 오프상태를 유지하여 셀전류는 흐르지 않는다.
상기 실시예에 의하면, 제어게이트(CG)를 구성하는 전극층을 폴리실리콘 박막으로 형성하고, 이 폴리실리콘박막의 부유게이트(FG)와 대응되는 부분을 저불순물농도의 채널영역(CH)으로 하고, 그 외의 부분을 고불순물농도영역으로 하며, 부유게이트(FG)를 게이트전극으로 하는 박막트랜지스터(12)를 구성하고 있다. 따라서, 기입/소거특성이 열화된 경우에도 박막트랜지스터(12)의 임계치를 경계로 셀의 온, 오프상태를 설정함에 따라 독출전류의 마진을 확보할 수 있기 때문에 인듀어런스를 향상시킬 수 있다. 더욱이, 초미세화 및 저전압화가 진행되는 경우에는 부유게이트(FG)에 대한 기입량에 의존하지 않고 독출전류를 큰 값으로 할 수 있으므로 기입특성의 차이나 인듀어런스의 악화에 따른 기입 가능 횟수의 감소를 방지할 수 있고, 신뢰성을 향상시킬 수 있다.
또, 박막트랜지스터(12)의 임계치를 낮게 설정함으로써 기입시의 전자의 주입량을 줄일 수 있으며, 그에 따라 기입시간의 단축, 승압전압의 감소, 게이트산화막의 후막화(厚膜化)등이 가능해진다.
또, NMOS 트랜지스터(11)의 임계치를 넘는 고전위를 제어게이트(CG)에 공급할 수 있으므로 임계치의 차이가 생겨도 셀전류의 차이를 대폭적으로 줄일 수 있다.
단, 상기 실시예에 있어서, 셀을 구성하는 박막트랜지스터는 온, 오프가 반드시 완전한 온, 완전한 오프가 아니어도 좋다. 즉, 이 반도체메모리의 데이터독출시간에 대해서 채널의 충전시정수가 분리되어 있으면 좋다.
또, 상기 박막을 폴리실리콘으로 형성했지만, 비정질실리콘을 사용하는 것도 가능하다.
또, 상기 박막을 단결정실리콘으로 형성하는 것도 가능하다. 이 경우 박막일 필요는 없다.
또, 상기 실시예에서는 본 발명을 EPROM에 적용한 경우에 대해서 설명했지만, 여기에 한정되지는 않으며 본 발명을 E2PROM에 적용하는 것도 가능하다.
그 밖에 발명의 요지를 바꾸지 않는 범위에서 여러 가지로 변형실시가 가능함은 물론이다.
한편, 본원 청구범위의 각 구성요소에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상, 설명한 바와 같이 본 발명에 의하면, 초미세화 및 저전압화가 진행되는 경우에도 기입량에 의존하지 않고 독출전류를 얻을 수 있어 기입특성의 차이나 인듀어런스의 악화에 따른 기입가능횟수의 감소가 방지되고 신뢰성이 향상된 불휘발성 반도체메모리가 제공된다.

Claims (7)

  1. 반도체기판과, 이 반도체기판상에 형성되면서 소오스 및 드레인영역으로 기능하는 확산층 ; 상기 반도체기판으로부터 절연되도록 상기 반도체기판상에 형성된 부유게이트 ; 박막으로 이루어짐과 더불어 상기 부유게이트로부터 절연되도록 상기 부유게이트상에 형성된 제어게이트 및 ; 상기 제어게이트 및 상기 부유게이트를 포함하고, 상기 부유게이트에 대응하는 상기 제어게이트의 부분이 제어게이트의 다른 부분 보다 낮은 불순물 농도를 갖추며, 상기 부유게이트가 상기 채널영역을 제어하는 게이트전극인 트랜지스터(12)를 구비하여 구성된 것을 특징으로 하는 불휘발성 반도체메모리.
  2. 제1항에 있어서, 상기 트랜지스터의 전도도는 전자가 상기 부유게이트에 주입되는 기입상태와 상기 전자가 방전되는 소거상태에 따라 다른 것을 특징으로 하는 불휘발성 반도체메모리.
  3. 제2항에 있어서, 상기 절연게이트 트랜지스터의 상기 드레인이 상기 비트선에 연결되고, 상기 소오스가 전원에 연결되며, 상기 제어게이트가 상기 워드선에 연결되는 것을 특징으로 하는 불휘발성 반도체메모리.
  4. 제1항에 있어서, 상기 박막이 폴리실리콘으로 이루어진 것을 특징으로 하는 불휘발성 반도체메모리.
  5. 제1항에 있어서, 상기 박막이 비정질실리콘으로 이루어진 것을 특징으로 하는 불휘발성 반도체메모리.
  6. 제1항에 있어서, 상기 박막이 단결정실리콘으로 이루어진 것을 특징으로 하는 불휘발성 반도체메모리.
  7. 부유게이트와 제어게이트를 갖춘 메모리셀로서 기능하고, 전류통로의 일단이 비트선에 연결됨과 더불어 타단이 전원에 연결되고, 상기 제어게이트가 워드선에 연결된 절연게이트 트랜지스터(11)와 ; 상기 제어 게이트와 상기 부유게이트를 포함하고, 상기 제어게이트가 박막으로 이루어지고, 상기 부유게이트에 대응하는 부분이 상기 제어게이트의 다른 부분 보다 더 낮은 불순물 농도를 갖춘 채널영역이고, 상기 부유게이트가 상기 채널영역을 제어하는 게이트전극이고, 전자가 상기 부유게이트에 주입된 상기 메모리셀의 상기 트랜지스터의 임계치전압이 증가하여 상기 트랜지스터가 오프상태로 설정되고, 전자가 상기 부유게이트로부터 방출된 상기 메모리셀의 상기 트랜지스터의 상기 임게치전압이 감소하여 상기 박막트랜지스터가 온상태로 설정되고, 상기 제어게이트의 전압이 독출동작에서 증가하면, 상기 제어게이트의 고전압이 온상태 트랜지스터의 채널영역에 인가되어 상기 절연게이트 트랜지스터가 턴온되는 트랜지스터(12)를 구비하여 구성된 것을 특징으로 하는 불휘발성 반도체메모리.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5452250A (en) * 1994-06-14 1995-09-19 International Business Machines, Inc. Non-volatile register system utilizing thin-film floating-gate amorphous transistors
KR100311486B1 (ko) * 1995-11-23 2002-08-17 현대반도체 주식회사 반도체메모리장치및그의제조방법
JPH11143379A (ja) * 1997-09-03 1999-05-28 Semiconductor Energy Lab Co Ltd 半導体表示装置補正システムおよび半導体表示装置の補正方法
US6022770A (en) * 1998-03-24 2000-02-08 International Business Machines Corporation NVRAM utilizing high voltage TFT device and method for making the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4016588A (en) * 1974-12-27 1977-04-05 Nippon Electric Company, Ltd. Non-volatile semiconductor memory device
JPS57157573A (en) * 1981-03-25 1982-09-29 Fujitsu Ltd Semiconductor non-volatile memory cell
DE3141390A1 (de) * 1981-10-19 1983-04-28 Deutsche Itt Industries Gmbh, 7800 Freiburg Floating-gate-speicherzelle, bei der das schreiben und loeschen durch injektion heisser ladungstraeger erfolgt
JPS61123169A (ja) * 1984-11-20 1986-06-11 Fujitsu Ltd 半導体集積回路
JPS62265768A (ja) * 1986-05-13 1987-11-18 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP2607504B2 (ja) * 1987-02-20 1997-05-07 株式会社東芝 不揮発性半導体メモリ
JP2807256B2 (ja) * 1989-03-17 1998-10-08 株式会社東芝 不揮発性半導体メモリ
US5063423A (en) * 1989-04-28 1991-11-05 Nippondenso Co., Ltd. Semiconductor memory device of a floating gate tunnel oxide type

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