JPS61123169A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS61123169A JPS61123169A JP59243326A JP24332684A JPS61123169A JP S61123169 A JPS61123169 A JP S61123169A JP 59243326 A JP59243326 A JP 59243326A JP 24332684 A JP24332684 A JP 24332684A JP S61123169 A JPS61123169 A JP S61123169A
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- JP
- Japan
- Prior art keywords
- transistor
- gate
- circuit
- floating gate
- electrons
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に冗長回路を有する
半導体記憶装置に関する。
半導体記憶装置に関する。
−Ｃに半導体集積回路、特に半導体記′ｌｔ装置におい
てはチップの歩留りを向上させる方法として、冗長回路
を予めチップ内に形成しておき、製造後の試験で回路内
、例えば特定のメモリセルに不良が発見された場合に、
不良が存在する回路を冗長回路で置換え、このようにし
て仮に一部分のメモリセルに不良があってもチップ自体
は正常動作をするようにした冗長構成が用いられる。
てはチップの歩留りを向上させる方法として、冗長回路
を予めチップ内に形成しておき、製造後の試験で回路内
、例えば特定のメモリセルに不良が発見された場合に、
不良が存在する回路を冗長回路で置換え、このようにし
て仮に一部分のメモリセルに不良があってもチップ自体
は正常動作をするようにした冗長構成が用いられる。
このような冗長構成を有する半導体記憶装置においては
、冗長回路の使用、不使用を制御するために、一般にヒ
ユーズの断・続状態に応じて制御信号を発生する回路が
用いられている。
、冗長回路の使用、不使用を制御するために、一般にヒ
ユーズの断・続状態に応じて制御信号を発生する回路が
用いられている。
第４図は、この種のヒユーズを用いた制御信号発生回路
の従来例を示すもので、５１はヒユーズ、５２は該ヒユ
ーズ切断時そのゲートにヒユーズ切断用の入力信号Ｂが
印加されるｎチャンネルトランジスタ、５３は抵抗であ
る。そしてヒユーズ５１の一端には電源型、圧Ｖｃｃ（
例えば＋５Ｖ）が印加され、他端にはｎチャンネルトラ
ンジスタ５２のドレインおよび抵抗５３の一帯が接続さ
れ、該接続点から制御信号（出力信号）Ｃが取り出され
るもので、ヒユーズ非溶断すなわち「続」の状態におい
ては、該接続点の電位はほぼＶｃｃとなり、該制御信号
Ｃはハイレベルとなる。ヒユーズ５１が溶断していれば
該接続点の電位すなわち制御信号Ｃはロウとなる。
の従来例を示すもので、５１はヒユーズ、５２は該ヒユ
ーズ切断時そのゲートにヒユーズ切断用の入力信号Ｂが
印加されるｎチャンネルトランジスタ、５３は抵抗であ
る。そしてヒユーズ５１の一端には電源型、圧Ｖｃｃ（
例えば＋５Ｖ）が印加され、他端にはｎチャンネルトラ
ンジスタ５２のドレインおよび抵抗５３の一帯が接続さ
れ、該接続点から制御信号（出力信号）Ｃが取り出され
るもので、ヒユーズ非溶断すなわち「続」の状態におい
ては、該接続点の電位はほぼＶｃｃとなり、該制御信号
Ｃはハイレベルとなる。ヒユーズ５１が溶断していれば
該接続点の電位すなわち制御信号Ｃはロウとなる。
ヒユーズ切断は次のようにして行なう。トランジスタ５
２のゲートに所定の入力信号Ｂを印加すれば該トランジ
スタ５２がオンとなり、該トランジスタ５２を通してヒ
ユーズ５１に大電流が流れ、ヒユーズ５１が溶断する。
２のゲートに所定の入力信号Ｂを印加すれば該トランジ
スタ５２がオンとなり、該トランジスタ５２を通してヒ
ユーズ５１に大電流が流れ、ヒユーズ５１が溶断する。
このようにしてメモリチップ内の所定の不良回路（例え
ば不良のメモリセルを含む所定の行または列のメモリセ
ル全体）を冗長回路に置換えようとする場合には、その
ような不良回路に対応するロウアドレス又はコラムアド
レスなどに対応させて該ヒユーズを溶断又は非溶断とし
ておき、該溶断又は非溶断にもとづくロウレベル又はハ
イレベルの制御信号を該メモリセルに入力されるロウア
ドレス信号又はコラムアドレス信号などと比較してそれ
らが一致した場合に限り、すなわち該不良回路に対応す
るアドレス信号が入力された場合に限り、該不良回路を
冗長回路と置換えるようにされている。
ば不良のメモリセルを含む所定の行または列のメモリセ
ル全体）を冗長回路に置換えようとする場合には、その
ような不良回路に対応するロウアドレス又はコラムアド
レスなどに対応させて該ヒユーズを溶断又は非溶断とし
ておき、該溶断又は非溶断にもとづくロウレベル又はハ
イレベルの制御信号を該メモリセルに入力されるロウア
ドレス信号又はコラムアドレス信号などと比較してそれ
らが一致した場合に限り、すなわち該不良回路に対応す
るアドレス信号が入力された場合に限り、該不良回路を
冗長回路と置換えるようにされている。
以上、要するに従来技術においては、冗長回路使用の判
断用ＲＯＭとしてヒユーズを用い、入力されたアドレス
信号が該ヒユーズの溶断又は非溶断の組合せと一致する
か否かによって、該アドレス信号が不良回路に対応する
アドレス信号か否かを判断し、不良回路に対応するアド
レス信号が入力された場合には、該不良回路を冗長回路
で置き換えていた。
断用ＲＯＭとしてヒユーズを用い、入力されたアドレス
信号が該ヒユーズの溶断又は非溶断の組合せと一致する
か否かによって、該アドレス信号が不良回路に対応する
アドレス信号か否かを判断し、不良回路に対応するアド
レス信号が入力された場合には、該不良回路を冗長回路
で置き換えていた。
このようにして所謂ヒユーズＲＯＭにおいては、ヒユー
ズの溶断および非溶断と対応させて制御信号のレベルを
切換えるようにしているため、ヒユーズを溶断する場合
にはこれを確実に溶断する必要がある。しかしながら現
実にはヒユーズ切断用の入力信号によって常にヒユーズ
が確実に溶断されるとは限らず、不十分で溶断のために
非溶断と誤って判断される場合も生じ、信頼性に欠ける
という問題点があった。
ズの溶断および非溶断と対応させて制御信号のレベルを
切換えるようにしているため、ヒユーズを溶断する場合
にはこれを確実に溶断する必要がある。しかしながら現
実にはヒユーズ切断用の入力信号によって常にヒユーズ
が確実に溶断されるとは限らず、不十分で溶断のために
非溶断と誤って判断される場合も生じ、信頼性に欠ける
という問題点があった。
本発明はかかる問題点を解決するためになされたもので
、上述したヒユーズＲＯＭにおけるようなヒユーズ溶断
という破壊行為を介入させることがなく、信頼性の高い
制御信号発生回路を用いることにより、上述したような
メモリセルに存在する不良回路と冗長回路との置換えを
誤なく行わせるようにしたものである。
、上述したヒユーズＲＯＭにおけるようなヒユーズ溶断
という破壊行為を介入させることがなく、信頼性の高い
制御信号発生回路を用いることにより、上述したような
メモリセルに存在する不良回路と冗長回路との置換えを
誤なく行わせるようにしたものである。
本発明によれば、所定の入力信号が人力されるコントロ
ールゲートと該コントロールゲートと対抗して配置され
たフローティングゲートとを有する第１のトランジスタ
、および８亥フローテイングゲートと導電的に一体に形
成されたゲートを存する第２のトランジスタをそなえ、
該第２のトランジスタの導通状態に応じて制御信号のレ
ベルが切換えられる制御信号発生回路を具備する、半導
体集積回路が提供される。
ールゲートと該コントロールゲートと対抗して配置され
たフローティングゲートとを有する第１のトランジスタ
、および８亥フローテイングゲートと導電的に一体に形
成されたゲートを存する第２のトランジスタをそなえ、
該第２のトランジスタの導通状態に応じて制御信号のレ
ベルが切換えられる制御信号発生回路を具備する、半導
体集積回路が提供される。
上記構成によれば、該第１のトランジスタのコントロー
ルゲート及びドレインに所定の高電圧の入力信号を印加
すれば、それによって該フローティングゲートに電子が
蓄積され、該電子によって該フローティングゲートと導
電的に一体に形成された第２のトランジスタのゲートの
電位が負となって該第２のトランジスタは非導通となる
。一方該第１のトランジスタのコントロールゲートに上
記入力信号が印加されない場合には該フローティングゲ
ートに電子が蓄積されることはなく、該第２のトランジ
スタは導通状態となっている。このように該フローティ
ングゲートに電子が蓄積されたか否かに応じて該第２の
トランジスタが非導通又は導通状態となり、それに応じ
て制御信号発生回路の出力側からハイレベル又はロウレ
ベルの制御信号が出力される。
ルゲート及びドレインに所定の高電圧の入力信号を印加
すれば、それによって該フローティングゲートに電子が
蓄積され、該電子によって該フローティングゲートと導
電的に一体に形成された第２のトランジスタのゲートの
電位が負となって該第２のトランジスタは非導通となる
。一方該第１のトランジスタのコントロールゲートに上
記入力信号が印加されない場合には該フローティングゲ
ートに電子が蓄積されることはなく、該第２のトランジ
スタは導通状態となっている。このように該フローティ
ングゲートに電子が蓄積されたか否かに応じて該第２の
トランジスタが非導通又は導通状態となり、それに応じ
て制御信号発生回路の出力側からハイレベル又はロウレ
ベルの制御信号が出力される。
なお該制御信号が例えば半導体記憶装置に存在する不良
のメモリセルを含む不良回路と置換えるような場合に利
用されることは上述したとおりである。
のメモリセルを含む不良回路と置換えるような場合に利
用されることは上述したとおりである。
第１図は本発明において用いられる制御信号発主回路の
１実施例を示すもので、１は第１のｎチャンネルトラン
ジスタであって、パッド３１を通して所定の電圧の入力
信号が印加されるコントロー）し’ｒ”−ト１１ オヨ
ヒ！亥コントロールゲート１１と対向して配置されたフ
ローティングゲート１２（その配置関係は第２図の平面
図および第３図の断面図によって示される）をそなえて
いる。
１実施例を示すもので、１は第１のｎチャンネルトラン
ジスタであって、パッド３１を通して所定の電圧の入力
信号が印加されるコントロー）し’ｒ”−ト１１ オヨ
ヒ！亥コントロールゲート１１と対向して配置されたフ
ローティングゲート１２（その配置関係は第２図の平面
図および第３図の断面図によって示される）をそなえて
いる。
２は第２のｎチャンネルトランジスタであって、そのゲ
ートは該第１のトランジスタのフローティングゲート１
２と導電的に一体に形成されており、例えば第３図に示
されるように該第１のトランジスタのフローティングゲ
ートの延長部が該第２のトランジスタのゲートとされる
。なお８亥第２のｎチャンネルトランジスタはデプリー
ション形であることが望ましい。また該第１のトランジ
スタ１のドレイン側は抵抗３３を通して入力信号印加用
のパッド３１に接続されており、該第２のトランジスタ
２のドレイン側は抵抗３４を通して直流電［Ｖｃｃに接
続される。そして該第２のトランジスタと抵抗３４との
接続点から制御信号（出力信号）Ａがとり出される。
ートは該第１のトランジスタのフローティングゲート１
２と導電的に一体に形成されており、例えば第３図に示
されるように該第１のトランジスタのフローティングゲ
ートの延長部が該第２のトランジスタのゲートとされる
。なお８亥第２のｎチャンネルトランジスタはデプリー
ション形であることが望ましい。また該第１のトランジ
スタ１のドレイン側は抵抗３３を通して入力信号印加用
のパッド３１に接続されており、該第２のトランジスタ
２のドレイン側は抵抗３４を通して直流電［Ｖｃｃに接
続される。そして該第２のトランジスタと抵抗３４との
接続点から制御信号（出力信号）Ａがとり出される。
第２図は、第１図の回路の平面パターンを示し、第３図
は、第１図の回路における第１および第２のトランジス
タ部分の断面図を示している。
は、第１図の回路における第１および第２のトランジス
タ部分の断面図を示している。
第２図中、・パッド３１は通常アルミで形成される。３
２はパッド３１と第１のトランジスタ１のコントロール
ゲート１１とを接続するアルミ配線である。また抵抗３
３．３４は適当なＭＯＳ）ランジスタで構成することが
できるが、例えば抵抗３３として第１のトランジスタ自
身の抵抗を利用することもできる。
２はパッド３１と第１のトランジスタ１のコントロール
ゲート１１とを接続するアルミ配線である。また抵抗３
３．３４は適当なＭＯＳ）ランジスタで構成することが
できるが、例えば抵抗３３として第１のトランジスタ自
身の抵抗を利用することもできる。
更に第３図には、第１のトランジスタｌのコントロール
ゲート１１と該第１のトランジスタ１のフローティング
ゲート１２であってその延長部が該第２のトランジスタ
２のゲートとなっているものとが絶縁膜３６中において
どのような位置関係で配置されるかが示されている。
ゲート１１と該第１のトランジスタ１のフローティング
ゲート１２であってその延長部が該第２のトランジスタ
２のゲートとなっているものとが絶縁膜３６中において
どのような位置関係で配置されるかが示されている。
いま第１図の回路においてパッド３１に所定の高電圧の
入力信号を印加した場合には、第１のトランジスタ１の
コントロールゲート１１の電位及びドレイン３５が所定
のハイレベルとなり、いわゆる７バランシエブレークダ
ウンが起き、該コントロールゲート１１と対向するフロ
ーティングゲート１２には電子が蓄積され、該電子によ
り第２のトランジスタ２のゲートが所定の負電位となっ
て該第２のトランジスタ２は非導通となり出力信号Ａは
ハイレベルとなる。
入力信号を印加した場合には、第１のトランジスタ１の
コントロールゲート１１の電位及びドレイン３５が所定
のハイレベルとなり、いわゆる７バランシエブレークダ
ウンが起き、該コントロールゲート１１と対向するフロ
ーティングゲート１２には電子が蓄積され、該電子によ
り第２のトランジスタ２のゲートが所定の負電位となっ
て該第２のトランジスタ２は非導通となり出力信号Ａは
ハイレベルとなる。
一方該パフド３１に入力信号が印加されない状態におい
ては、該フローティングゲートに電子が蓄積されること
はなく、したがって第２のトランジスタのゲートが負電
位になることはないので、該第２のトランジスタ（デプ
リーション形）は導通状態となっており、したがって出
力信号Ａはロウレベルとなる。
ては、該フローティングゲートに電子が蓄積されること
はなく、したがって第２のトランジスタのゲートが負電
位になることはないので、該第２のトランジスタ（デプ
リーション形）は導通状態となっており、したがって出
力信号Ａはロウレベルとなる。
すなわち本発明の制御信号発生回路によれば、従来のヒ
ユーズＲＯＭにおけるヒユーズの溶断・非溶断に代えて
、該第１のトランジスタのフローティングゲートに電子
が蓄積されているか否かによって出力信号のレベルを確
実に切換えることができ、その信頬性は通常のＥＦＲＯ
Ｍのセルと同等である。換言すれば該第１のトランジス
タとして例えばＩＩ！ＦＲＯＭのセルをそのまま利用す
ることもできる。
ユーズＲＯＭにおけるヒユーズの溶断・非溶断に代えて
、該第１のトランジスタのフローティングゲートに電子
が蓄積されているか否かによって出力信号のレベルを確
実に切換えることができ、その信頬性は通常のＥＦＲＯ
Ｍのセルと同等である。換言すれば該第１のトランジス
タとして例えばＩＩ！ＦＲＯＭのセルをそのまま利用す
ることもできる。
なおこの場合績フローティングゲートに一旦電子を蓄積
すれば以後その状態を維持させることが必要であり、通
常のＥＦＲＯＭのように紫外線を照射して電荷（電子）
を除去することはなく、したがってそのような紫外線照
射用の窓を有しない所謂ＯＴＦＲＯＭ （Ｏｎｅ Ｔｉ
ｍｅ ＰＲＯＭ ）が用いられる。そして該第１のト
ランジスタとしてかかるＯＴＦＲＯＭのセルを利用すれ
ば、一旦蓄積された電子が紫外線によって除去されるこ
とはなく、第２のトランジスタからとり出される出力信
号が切り換るおそれもない。
すれば以後その状態を維持させることが必要であり、通
常のＥＦＲＯＭのように紫外線を照射して電荷（電子）
を除去することはなく、したがってそのような紫外線照
射用の窓を有しない所謂ＯＴＦＲＯＭ （Ｏｎｅ Ｔｉ
ｍｅ ＰＲＯＭ ）が用いられる。そして該第１のト
ランジスタとしてかかるＯＴＦＲＯＭのセルを利用すれ
ば、一旦蓄積された電子が紫外線によって除去されるこ
とはなく、第２のトランジスタからとり出される出力信
号が切り換るおそれもない。
本発明によれば、フローティングゲートに電荷（例えば
電子）が蓄積されたか否かによって制御信号のレベルを
切換えるようにしているので、その信頬性は通常のＥＦ
ＲＯＭのセルと同程度に高いものとなり、該制御信号を
利用して例えば不良のメモリセルを含む不良回路と冗長
回路とを正しく切換えることができる。また切断用トラ
ンジスタが不要になるため、パターン面積を小さくする
ことができる。
電子）が蓄積されたか否かによって制御信号のレベルを
切換えるようにしているので、その信頬性は通常のＥＦ
ＲＯＭのセルと同程度に高いものとなり、該制御信号を
利用して例えば不良のメモリセルを含む不良回路と冗長
回路とを正しく切換えることができる。また切断用トラ
ンジスタが不要になるため、パターン面積を小さくする
ことができる。
第１図は、本発明にかかる半導体集積回路に用いられる
制御信号発生回路の１実施例を示す回路図、 第２図は、第１図の回路を構成する各素子の平面パター
ンを示す図、 第３図は、第１図の回路における第１および第２のトラ
ンジスタの部分の断面図、 第４図は、この種の制御信号発生回路の従来例を示す回
路図である。 （符号の説明） ｌ・・・第１のトランジスタ、 １１・・・第１のトランジスタのコントロール７ゲート
、１２・・・第１のトランジスタのフローテイングゲー
ト（第２のトランジスタのゲート） ２・・・第２のトランジスタ、 ３１・・・高電圧の入力信号印加用パッド、３２・・・
アルミ配線、 ３３．３４・・・抵 抗、 ３ｂ・・・絶縁膜、 ５１・・・ヒユーズ、 ５２・・・トランジスタ、 ５３・・・抵 抗。
制御信号発生回路の１実施例を示す回路図、 第２図は、第１図の回路を構成する各素子の平面パター
ンを示す図、 第３図は、第１図の回路における第１および第２のトラ
ンジスタの部分の断面図、 第４図は、この種の制御信号発生回路の従来例を示す回
路図である。 （符号の説明） ｌ・・・第１のトランジスタ、 １１・・・第１のトランジスタのコントロール７ゲート
、１２・・・第１のトランジスタのフローテイングゲー
ト（第２のトランジスタのゲート） ２・・・第２のトランジスタ、 ３１・・・高電圧の入力信号印加用パッド、３２・・・
アルミ配線、 ３３．３４・・・抵 抗、 ３ｂ・・・絶縁膜、 ５１・・・ヒユーズ、 ５２・・・トランジスタ、 ５３・・・抵 抗。
Claims (1)
- １、所定の入力信号が入力されるコントロールゲートと
該コントロールゲートと対向して配置されたフローティ
ングゲートとを有する第１のトランジスタ、および該フ
ローティングゲートと導電的に一体に形成されたゲート
を有する第２のトランジスタをそなえ、該第２のトラン
ジスタの導通状態に応じて制御信号のレベルが切換えら
れる制御信号発生回路を具備することを特徴とする半導
体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59243326A JPS61123169A (ja) | 1984-11-20 | 1984-11-20 | 半導体集積回路 |
| KR1019850007906A KR900000586B1 (ko) | 1984-11-20 | 1985-10-25 | 리드 온리 메모리(Read Only Memory)회로 |
| US06/798,782 US4725980A (en) | 1984-11-20 | 1985-11-18 | Read only memory circuit |
| DE8585402244T DE3581596D1 (de) | 1984-11-20 | 1985-11-20 | Festwertspeicherschaltung. |
| EP85402244A EP0182717B1 (en) | 1984-11-20 | 1985-11-20 | A read only memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59243326A JPS61123169A (ja) | 1984-11-20 | 1984-11-20 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61123169A true JPS61123169A (ja) | 1986-06-11 |
Family
ID=17102162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59243326A Pending JPS61123169A (ja) | 1984-11-20 | 1984-11-20 | 半導体集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4725980A (ja) |
| EP (1) | EP0182717B1 (ja) |
| JP (1) | JPS61123169A (ja) |
| KR (1) | KR900000586B1 (ja) |
| DE (1) | DE3581596D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100308438B1 (ko) * | 1997-10-20 | 2002-09-17 | 알프스 덴키 가부시키가이샤 | 결함수정된금속패턴을갖는기판,기판상의금속패턴결함수정방법및그결함수정장치 |
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|---|---|---|---|---|
| JPS63252481A (ja) * | 1987-04-09 | 1988-10-19 | Toshiba Corp | 不揮発性半導体メモリ |
| US4870304A (en) * | 1987-12-08 | 1989-09-26 | Cypress Semiconductor Corporation | Fast EPROM programmable logic array cell |
| DE68928112T2 (de) * | 1988-03-18 | 1997-11-20 | Toshiba Kawasaki Kk | Masken-rom mit Ersatzspeicherzellen |
| JPH0249463A (ja) * | 1988-05-27 | 1990-02-19 | Matsushita Electron Corp | 半導体装置 |
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| US5132933A (en) * | 1990-12-21 | 1992-07-21 | Schreck John F | Bias circuitry for nonvolatile memory array |
| JP2829156B2 (ja) * | 1991-07-25 | 1998-11-25 | 株式会社東芝 | 不揮発性半導体記憶装置の冗長回路 |
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| WO1996015553A1 (en) * | 1994-11-15 | 1996-05-23 | Advanced Micro Devices, Inc. | Transistor structure with specific gate and pad areas |
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