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KR960006292A - 주파수위상비교기 - Google Patents

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Publication number
KR960006292A
KR960006292A KR1019950022188A KR19950022188A KR960006292A KR 960006292 A KR960006292 A KR 960006292A KR 1019950022188 A KR1019950022188 A KR 1019950022188A KR 19950022188 A KR19950022188 A KR 19950022188A KR 960006292 A KR960006292 A KR 960006292A
Authority
KR
South Korea
Prior art keywords
flip
flop circuit
output
circuit
flop
Prior art date
Application number
KR1019950022188A
Other languages
English (en)
Inventor
아끼오 후지가와
Original Assignee
사또 겐이찌로
롬 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP17631694A external-priority patent/JP3461036B2/ja
Priority claimed from JP17647094A external-priority patent/JP3479559B2/ja
Application filed by 사또 겐이찌로, 롬 가부시끼가이샤 filed Critical 사또 겐이찌로
Publication of KR960006292A publication Critical patent/KR960006292A/ko

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R23/00—Arrangements for measuring frequencies; Arrangements for analysing frequency spectra
    • G01R23/005—Circuits for comparing several input signals and for indicating the result of this comparison, e.g. equal, different, greater, smaller (comparing phase or frequency of 2 mutually independent oscillations in demodulators)
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R25/00—Arrangements for measuring phase angle between a voltage and a current or between voltages or currents
    • G01R25/005—Circuits for comparing several input signals and for indicating the result of this comparison, e.g. equal, different, greater, smaller, or for passing one of the input signals as output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
    • H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
    • H03D13/004—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses

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  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manipulation Of Pulses (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

1.청구범위에 기재된 발명이 속한 기술분야
본 발명은 주파수위상비교기에 관한 것이다.
2.발명이 해결하려고 하는 기술적 과제
본 발명은 본질적이고 입출력특성에 불감대가 생기지 않는 주파수위상비교기를 제공하는 것을 목적으로 한다.
3.발명의 해결방법의 요지
제1의 주기적 신호를 클록단자에 받는 리셋단자부착의 제1의 플립플롭회로(20)와 제2의 주기적신호를 클록단자에 받는 리셋단자부착의 제2의 플립플롭회로(21)와, 이 제2의 플립플롭회로(21) 및 상기 한 제1의 플립플롭회로(20)의 출력간의 논리연산을 행하고 그 출력으로 제1, 제2의 플립플롭회로(20),(21)을 리셋하는 논리회로(23)와 상기한 제1의 주기적신호와 상기한 제2의 주기적신호를 받아서 이들 양자의 논리치가 동일하게 된때 소정의 폭의 펄스신호를 발생시키는 펄스발생수단(10)과 이 펄스신호를 상기한 제1의 플립플롭회로(20)의 상기한 제2의플립플롭회로(21)의 각각의 출력에 부가하는 펄스부가수단(11)과 이 펄스부가수단( 11)에 의해 펄스가 부가된 제1, 제2의 플립플롭회로(20), (21)의 출력을 합성해서 출력하는 출력수단(22), (26), (27)을 구비한 주파수위상비교기이다.
4.발명의 중요한 용도
본 발명은 위상동기루프회로나 전동기의 위상제어회로에 사용하기에 적당한 주파수위상비교기에 관한 것이다.

Description

주파수위상비교기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1의 실시예에 있어서의 주파수위상비교기의 회로도,
제3도는 본 발명의 제2의 실시예에 있어서의 주파수위상비교기의 회로도.

Claims (6)

  1. 제1의 주기적 신호를 클록단자에 받는 리셋단자부착의 제1의 플립플롭회로(20)와 제2의 주기적신호를 클록단자에 받는 리셋단자부착의 제2의 플립플롭회로(21)와, 이 제2의 플립플롭회로(21) 및 상기 한 제1의 플립플롭회로(20)의 출력간의 논리연산을 행하고 그 출력으로 제1, 제2의 플립플롭회로(20),(21)을 리셋하는 논리회로(23)와 상기한 제1의 주기적신호와 상기한 제2의 주기적신호를 받아서 이들 양자의 논리치가 동일하게 된때 소정의 폭의 펄스신호를 발생시키는 펄스발생수단(10)과 이 펄스신호를 상기한 제1의 플립플롭회로(20)의 상기한 제2의플립플롭회로(21)의 각각의 출력에 부가하는 펄스부가수단(11)과 이 펄스부가수단( 11)에 의해 펄스가 부가된 제1, 제2의 플립플롭회로(20), (21)의 출력을 합성해서 출력하는 출력수단(22), (26), (27)을 구비한 주파수위상비교기이다.
  2. 제1항에 있어서, 펄스발생수단(10)은 상기한 제1의 주기적신호와 제2의 주기적신호간의 논리연산을 행하는 논리회로(23)과 그 논리회로(23)의 출력을 적분하는 적분회로로 이루어진 것을 특징으로 하는 주파수위상비교기.
  3. 제1의 주기적신호를 클록단자에 받는 리셋단자부착의 제1의 플립플롭회로(20)와 이 제1의 플립플롭회로(20)의 출력을 소정시간 T1만큼 지연시키는 제1의 지연수단(12)과 제2의 주기적신호를 클록단자에 받는 리셋단자부착의 제2의 플립플롭회로(21)와 이 제2의 플립플롭회로(21)의 출력을 소정시간 T2만큼 지연시키는 제2의 지연수단(13)과 이제2의 지연수단(13)및 상기한 제1의지연수단(12)의 출력간의 논리연산을 행하여 그 출력으로 제1,제2의 플립플롭회로(20),(21)을 리셋하는 논리회로(23)과 제1, 제2의 지연수단(12),(13)의 출력을 합성해서 출력하는 출력수단(22),(26),(27)을 구비한 것을 특징으로 하는 주파수위상비교기.
  4. 제3항에 있어서, 상기한 소정시간 T1과 상기한 소정시간 T2가 상호 다른 것을 특징으로 하는 주파수위상비교기.
  5. 제1의 주기적신호를 클록단자에 받는 리셋단자부착의 제1의 플립플롭회로 (20)와 이 제1의 플립플롭회로(20)의 출력을 소정시간 T1만큼 지연시키는 제1의 지연수단(12)과 제2의 주기적신호를 클록단자에 받는 리셋단자부착의 제2의 플립플롭회로(21)와 이 제2의 플립플롭회로(21)의 출력을 소정시간 T2만큼 지연시키는 제2의 지연수단(13)과 이 제2의 지연수단(13)및 상기한 제1의지연수단(12)의 출력간의 논리연산을 행하여 그 출력으로 제1,제2의 플립플롭회로(20),(21)을 리셋하는 논리회로(23)과 제1,제2의 플립플롭회로(20),(21)의 출력을 합성해서 출력하는 호출력수단(22),(26),(27)을 구비한 것을 특징으로 하는 주파수위상비교기.
  6. 제5항에 있어서, 상기한 소정시간 T1과 상기한 소정시간 T2가 상호 다른 것을 특징으로 하는 주파수위상비교기.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950022188A 1994-07-28 1995-07-26 주파수위상비교기 KR960006292A (ko)

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JP17631694A JP3461036B2 (ja) 1994-07-28 1994-07-28 周波数位相比較器
JP94-176470 1994-07-28
JP94-176316 1994-07-28
JP17647094A JP3479559B2 (ja) 1994-07-28 1994-07-28 周波数位相比較器

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KR960006292A true KR960006292A (ko) 1996-02-23

Family

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Family Applications (1)

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Patent event date: 19950726

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Patent event date: 20011219

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