KR950034972A - 전압 조정기 - Google Patents
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- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is DC
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices
- G05F1/563—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices including two stages of regulation at least one of which is output level responsive, e.g. coarse and fine regulation
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Abstract
본 발명은 제1고정 전위 지점에 접속된 소오스 단자 및 에러 증폭기의 출력에 결합된 게이트 단자를 갖는 제1p-채널 트랜지스터와, 제2고정 전위 지점에 접속된 소오스 단자 및 에러 증폭기의 출력에 결합된 게이트 단자를 갖고 있으며 상기 제1p-채널 트랜지스터와 병렬 접속되는 제1n-채널 트랜지스터 및, 상기 제1p-채널 트랜지스터의 전류와 상기 제1n-채널 트랜지스터의 전류를 출력라인과 접속된 노드에서 결합하여 상기 두개의 전류의 차를 얻는 스위칭 소자를 구비한 전압 조정기에 관한 것이다. RE간섭은 제1고정 전위 지점 k1이 노드일때 효과적으로 억압된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
본 도면은 본 발명에 따른 전압 조정기의 실시예를 나타낸 도면.
Claims (12)
- 제1고정 전원 지점에 접속된 소오스 단자 및 에러 증폭기의 출력에 결합된 게이트 단자를 갖는 제1p-채널 트랜지스터와; 제2고정 전위 지점에 접속된 소오스 단자 및 에러 증폭기의 출력에 결합된 게이트 단자를 갖고 있으며 상기 제1p-채널 트랜지스터와 병렬 접속되는 제1n-채널 트랜지스터와; 상기 제1p-채널 트랜지스터의 전류와 상기 제1n-채널 트랜지스터의 전류를 출력라인과 접속된 노드에서 결합하여 상기 두개의 전류의 차를 얻는 스위칭 소자를 구비한 것을 특징으로 하는 전압 조정기.
- 제1항에 있어서, 제1p-채널 트랜지스터(4)는 출력라인(a)에 대해 드라이버 트랜지스터인 것을 특징으로 하는 전압 조정기.
- 제1항 또는 제2항에 있어서, 상기 스위칭 소자는 제1p-채널 트랜지스터(5)의 드레인 단자에 접속된 입력(10) 및 제1고정 전위 지점(k1)에 접속된 제1출력(11)을 갖는 p-채널 전류 미러(6)를 포함하는 것을 특징으로 하는 전압 조정기.
- 제3항에 있어서, 상기 p-채널 전류 미러(6)의 소오스 단자는 제1공급라인(VDD)에 접속되는 것을 특징으로 하는 전압 조정기.
- 제4항에 있어서, 상기 p-채널 전류 미러(6)의 제2출력(13)은 제2고정 전위 지점에 접속된 출력(16)을 갖는 제1n-채널 전류 미러(15)의 입력(14)에 결합되는 것을 특징으로 하는 전압 조정기.
- 제3항에 있어서, 상기 제1n-채널 전류 미러(15)의 소오스 단자 및 제1p-채널 트랜지스터(4)의 드레인 단자는 제1공급라인(VDD)에 대해 부(-)인 제2공급라인에 접속되는 것을 특징으로 하는 전압 조정기.
- 제3항에 있어서, 제2p-채널 트랜지스터(17), 제2p-채널 트랜지스터(18) 및, 전류 소오스(19)는 출력라인(a)과 제2공급라인 사이에서 직렬로 연결되고, 전류 소오스(19)의 일단자는 제2공급라인에 접속되며 그 타단자는 제2고정 전위 지점(k2)에 접속되는 것을 특징으로 하는 전압 조정기.
- 제7항에 있어서, 제1커패시터(21)가 상기 트랜지스터(17,18)과 병렬로 접속되는 것을 특징으로 하는 전압 조정기.
- 제1항 또는 제2항에 있어서, 제2커패시터(22)가 상기 출력라인과 고정 전위 특히 접지 전위 사이에 접속되는 것을 특징으로 하는 전압 조정기.
- 제1항 또는 제2항에 있어서, 제3커패시터(23)가 에러 증폭기(2)의 출력(3)과 제2공급라인 사이에 접속되는 것을 특징으로 하는 전압 조정기.
- 제1항 또는 제2항에 있어서, 전원 전압(VDD)이 저전압 범위에 있는 시기를 감지하는 검출 회로는 만약 상기 시기를 감지할 경우 에러 증폭기(2)의 소정방향으로 변경시키는 것을 특징으로 하는 전압 조정기.
- 제7항에 있어서, 상기 검출 회로는 P-채널 전류 미러(6)의 게이트 단자에 접속된 게이트 단자, 및 p-채널 전류 미러(6)의 제1출력(11)과 에러 증폭기(2)의 출력(3)에 접속된 소오스 및 드레인 단자를 갖는 제3p-채널 트랜지스터(24)를 포함하는 것을 특징으로 하는 전압 조정기.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (4)
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|---|---|---|---|
| DE4418988 | 1994-05-31 | ||
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Publications (1)
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|---|---|
| KR950034972A true KR950034972A (ko) | 1995-12-28 |
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ID=6519430
Family Applications (1)
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Country Status (2)
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Also Published As
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19950531 |
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| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |