[go: up one dir, main page]

KR950033914A - 디지탈 영상/그래픽 프로세싱을 위한 데이타 프로세서 회로 및 프로세싱 방법 - Google Patents

디지탈 영상/그래픽 프로세싱을 위한 데이타 프로세서 회로 및 프로세싱 방법 Download PDF

Info

Publication number
KR950033914A
KR950033914A KR1019950005073A KR19950005073A KR950033914A KR 950033914 A KR950033914 A KR 950033914A KR 1019950005073 A KR1019950005073 A KR 1019950005073A KR 19950005073 A KR19950005073 A KR 19950005073A KR 950033914 A KR950033914 A KR 950033914A
Authority
KR
South Korea
Prior art keywords
data
transferred
memory
register
transmission
Prior art date
Application number
KR1019950005073A
Other languages
English (en)
Other versions
KR100356884B1 (ko
Inventor
제이. 고브 로버트
엠. 거타그 칼
이. 골스톤 제레미아
제이. 리드 크리스토퍼
더블유. 폴랜드. 시드니
Original Assignee
윌리엄 이. 힐러
텍사스 인스트루먼츠 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US08/208,413 external-priority patent/US5560030A/en
Priority claimed from US08/208,161 external-priority patent/US5493646A/en
Application filed by 윌리엄 이. 힐러, 텍사스 인스트루먼츠 인코포레이티드 filed Critical 윌리엄 이. 힐러
Publication of KR950033914A publication Critical patent/KR950033914A/ko
Application granted granted Critical
Publication of KR100356884B1 publication Critical patent/KR100356884B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T1/00—General purpose image data processing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G09G5/393—Arrangements for updating the contents of the bit-mapped memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Image Processing (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Image Input (AREA)
  • Complex Calculations (AREA)
  • Memory System (AREA)
  • Bus Control (AREA)

Abstract

투과 검출 데이타 트랜스퍼 제어기를 갖는 데이타 프로세서에 대해 기술한다. 투과 레지스터는 투과 데이타를 저장한다. 소스 어드레스 제어기는 트랜스퍼될 데이타의 재현을 위해 소스 어드레스를 계산한다. 비교기는 재현된 데이타를 저장된 투과 데이타에 비교하고, 트랜스퍼될 데이타가 메모리에 기입되는 지를 표시한다. 비교기가 트랜스퍼될 데이타가 메모리에 기입되는 것을 표시하는 경우, 데스티네이션 어드레스 제어기는 트랜스퍼될 데이타를 계산된 데스티네이션 어드레스에서 메모리에 기입한다. 재현된 트랜스퍼될 데이타는 비교를 위해 소스 레지스터내에 일시적으로 저장된다. 양호한 실시예에서, 트랜스퍼될 데이타가 투과 데이타와 부합하는 경우에는 데이타는 메모리내에 기입되지 않는다. 투과 레지스터는 트랜스퍼될 데이타의 최소향의 다수배를 저장할 수 있다. 트랜스퍼될 데이타는 선택된 크기를 갖는 데이타 비교기를 포함하는데, 각각의 데이타 비교기는 트랜스퍼될 데이타의 최소량을 투과 데이타 중 해당 부분과 비교한다. 멀티플렉서는 이들 비교 신호를 수신하고, 선택된 데이타 크기를 표시한다. 멀티플렉서는 트랜스퍼될 데이타가 투과 레지스터 범위에 적당한 선택된 크기의 데이타워드의 다수배와 동일한 크기의 메모리에 기입되는 지에 대한 표시를 여러번 제공한다. 양호한 실시예에서, 선택된 데이타 크기는 바이트(8비트), 반워드(16비트), 워드(32비트) 및 2배 워드(64비트)일수 있고, 투고 레지스터는 64비트를 저장한다.

Description

디지탈 영상/그래픽 프로세싱을 위한 데이타 프로세서 회로 및 프로세싱 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 영상 프로세싱 시스템 실시예의 시스템 아키텍처를 도시한 도면.

Claims (51)

  1. 다수의 저장 위치를 갖는 메모리; 투과 데이타를 저장하는 투과 레지스터(transparency resister); 상기 메모리에 결합되어, 소스 어드레스를 계산하고, 상기 소스 어드레스에 해당하는 저장 위치에서 상기 메모리로부터 트랜스퍼될 데이타를 재현하는 소스 어드레스 제어기, 상기 투과 레지스터에 결합되어, 상기 트랜스퍼될 데이타를 상기 투과 레지스터내에 저장된 상기 투과 데이타와 비교하고, 상기 트랜스퍼될 데이타가 상기 메모리내에 기입되는 지를 표시하는 비교기; 및 상기 비교기에 결합되어, 데스티네이션 어드레스(destination address)를 계산하고, 상기 트랜스퍼될 데이타가 상기 메모리에 기입되는 것을 상기 비교기가 표시하는 경우, 상기 트랜스퍼될 데이타를 상기 데스티네이션 어드레스에 해당하는 저장 위치에서 상기 메모리내에 기입하는 데스티네이션 어드레스 제어기르 포함하는 것을 특징으로 하는 데이타 프로세서.
  2. 제1항에 있어서, 상기 소스 어드레스 제어기, 상기 비교기 및 상기 데스티네이션 어드레스에 결합되어, 상기 투과 레지스터내에 저장된 상기 투과 데이타와 비교를 위해 상기 소스 어드레스 제어기에 의해 재현된 상기 트랜스퍼될 데이타를 일시적으로 저장하는 소스 레지스터를 더 포함하는 것을 특징으로 하는 데이타 프로레서.
  3. 제1항에 있어서, 상기 비교기는 상기 트랜스퍼될 데이타가 상기 투과 데이타와 부합되는 경우, 상기 트랜스퍼될 데이타가 상기 메모리에 기입되지 않는다는 것을 표시하는 것을 특징으로 하는 데이타 프로세서.
  4. 제1항에 있어서, 상기 투과 레지스터는 트랜스퍼될 데이타의 최소량의 복수배를 저장하고; 상기 비교기는 상기 트랜스퍼될 데이타의 최소량의 단위로 상기 트랜스퍼될 데이타를 상기 투과 레지스터내에 저장된 상기투과 데이타에 비교하고, 데이타가 상기 메모리내에 기입되는 지에 대해 상기 트랜스퍼될 데이타의 최소량의 단위마다 한 번씩, 여러번의 표시를 제공하는 것을 특징으로 하는 데이타 프로세서.
  5. 제1항에 있어서, 상기 트랜스퍼될 데이타는 트랜스퍼될 데이타의 최소량의 정수배인 선택된 크기를 갖는 데이타 워드로 조직화되고; 상기 투과 레지스터는 상기 트랜스퍼될 데이타의 최소량의 복수배를 저장하며; 상기 비교기가 각각이 상기 트랜스퍼될 데이타의 최소량을 상기 투과 레지스터내에 저장된 상기 투과 데이타중 상기 해당 부분과 부합하는 지의 여부를 검출하는 다수의 데이타 비교기; 및 상기 다수의 데이타 비교기에 접속되어, 상기 트랜스퍼될 데이타가 상기 투과 레지스터 범위에 적당한 상기 선택된 크기의 상기 데이타 워드의 다수배와 동일한 크기의 상기 메모리에 기입되는 지에 대해 상기 검출된 부합성 및 상기 선택된 데이타 크기로 형성된 다수의 표시를 제공하는 멀티플렉서를 포함하는 것을 특징으로 하는 데이타 프로세서.
  6. 제5항에 있어서, 상기 선택된 데이타 크기는 바이트(8비트), 반워드(16비트), 워드(32비트) 및 2배 워드(64비트) 중에서 선택되고; 상기 투과 레지스터는 64비트를 저장하는 것을 특징으로 하는 데이타 프로세서.
  7. 다수의 저장 위치를 갖는 내부 메모리; 상기 내부 메모리내에 저장된 데이타의 데이타 조작을 위해 상기 내부 메모리에 접속된 데이타 프로세서; 외부 메모리로의 데이타 통신을 위한 외부 메모리 인터페이스; 및 상기 내부 메모리, 상기 데이타 프로세서 및 상기 외부 메모리 인터페이스에 접속되어, 상기 외부 메모리로의 기입을 위해 상기 내부 메모리로부터의 데이타를 상기 외부 메모리 인터페이스에 트랜스퍼하기 위해 상기 데이타 프로세스 응답하는 데이타 트랜스퍼 제어기를 단일 반도체 칩상에 포함하고, 상기 데이타 트랜스퍼 제어기가 투과 데이타를 저장하는 투과 레지스터; 상기 내부 메모리에 결합되어, 소스 어드레스 계산하고, 상기 소스 어드레스에 해당하는 저장 위치에서 상기 내부 메모리로부터 트랜스퍼될 데이타를 재현하는 소스 어드레스 제어기; 상기 투과 레지스터 및 상기 소스 어드레스 제어기에 결합되어. 상기 트랜스퍼될 데이타를 상기 투과 레지스터내에 저장된 상기 투과 데이타와 비교하고, 상기 트랜스퍼될 데이타가 상기 외부 메모리에 기입되는 지를 표시하는 비교기; 및 상기 비교기에 결합되어, 데스티네이션 어드레스를 계산하고, 상기 트랜스퍼될 데이타가 외부 메모리에 기입되는 것을 상기 비교기가 표시하는 경우, 트랜스퍼될 데이타를 상기 데스티네이션 어드레스에 해당하는 저장 위치에서 상기 외부 메모리 인터페이스에 공급하는 데스티네이션 어드레스 제어기를 포함하는 것을 특징으로 하는 집적회로.
  8. 제7항에 있어서, 상기 데이타 트랜스퍼 제어기는 상기 소스 어드레스 제어기, 상기 비교기 및 상기 데스티네이션 어드레스 제어기에 결합되어, 상기 투과 레지스터내에 저장된 상기 투과 데이타와의 비교를 위해 상기 소스 어드레스 제어기에 의해 재현된 상기 트랜스퍼될 데이타를 일시적으로 저장하는 소스 레지스터를 더 포함하는 것을 특징으로 하는 집적 회로.
  9. 제7에 있어서, 상기 비교기는 상기 트랜스퍼될 데이타가 상기 투과 데이타와 부합되는 경우, 상기 트랜스퍼될 데이타가 상기 외부 메모리에 기입되지 않는다는 것을 표시하는 것을 특징으로 하는 집적 회로.
  10. 제7항에 있어서, 상기 투과 레지스터는 트랜스퍼될 데이타의 최소량의 복수배를 저장하고; 상기 비교기는 상기 트랜스퍼될 데이타의 최소량의 단위로 상기 트랜스퍼될 데이타를 상기 투과 레지스터내에 저장된 상기 투과 데이타에 비교하고, 데이타가 상기 외부 메모리내에 기입되는 지에 대해 상기 트랜스퍼될 데이타의 최소량의 단위마다 한 번씩, 여러번의 표시를 제공하는 것을 특징으로 하는 집적회로.
  11. 제7항에 있어서, 상기 트랜스퍼될 데이타는 트랜스퍼될 데이타의 최소량의 정수배인 선택된 크기를 갖는 데이타 워드로 조직화되고; 상기 투과 레지스터는 상기 트랜스퍼될 데이타의 최소량의 복수배를 저장하며; 상기 비교기가 각각이 상기 트랜스퍼될 데이타의 최소량을 상기 투과 레지스터내에 저장된 상기 투과 데이타중 해당 부분과 비교하고, 상기 최소량의 트랜스퍼될 데이타가 상기 투과 레지스터내에 저장된 상기 투과 데이타 중 해당 부분과 부합하는 지의 여부를 검출하는 다수의 데이타 비교기; 및 상기 다수의 데이타 비교기에 접속되어, 상기 트랜스퍼될 데이타가 상기 투과 레지스터 범위에 상기 적당한 선택된 크기의 상기 데이타 워드의 다수배와 동일한 크기의 상기 외부 메모리에 기입되는 지에 대해 상기 검출된 부합성 및 상기 선택된 데이타 크기로 형성되는 다수의 표시를 제공하는 멀티플렉서를 포함하는 것을 특징으로 하는 집적 회로.
  12. 제11항에 있어서, 상기 선택된 데이타 크기는 바이트(8비트), 반워드(16비트), 워드(32비트) 및 2배 워드(64비트) 중에서 선택되고; 상기 투과 레지스터는 64비트를 저장하는 것을 특징으로 하는 집적회로.
  13. 제7항에 있어서, 상기 내부 메모리 인터페이스 및 외부 메모리 인터페이스는 상기 내부 메모리에 충당된(devoted) 제1세트의 어드레스 및 상기 외부 메모리에 충당된 다른 제2세트의 어드레스를 갖는 단일 통합 어드레스 공간을 포함하는 것을 특징으로 하는 집적 회로.
  14. 제7항에 있어서, 상기 데이타 프로세서는 상기 투과 레지스터내에 저장된 상기 투과 데이타를 지정(specify)하는 것을 특징으로 하는 집적 회로.
  15. 제7항에 있어서, 상기 내부 메모리내에 저장된 데이타 조작을 위해 상기 내부 메모리에 접속된 적어도 하나의 추가 데이타 프로세서를 상기 단일 반도체 칩상에 더 포함하고; 상기 데이타 트랜스퍼 제어기는 상기 적어도 하나의 추가 데이타 프로세서 각각에 접속되어, 상기 데이타 프로세서와 동일한 방식으로 상기 적어도 하나의 하나의 추가 데이타 프로세서 각각에 응답하는 것을 특징으로 하는 집적 회로.
  16. 데이타 및 어드레스를 트랜스퍼하는 데이타 시스템 버스; 상기 데이타 시스템 버스에 접속되어, 데이타를 저장하고, 상기 데이타 시스템 버스를 통해 데이타를 트랜스퍼하는 시스템 메모리; 및 상기 데이타 시스템 버스에 접속된 데이타 프로세서 회로를 포함하고, 상기 데이타 프로세서 회로가 다수의 저장 위치를 갖는 내부 메모리; 상기 내부 메모리내에 저장된 데이타의 데이타 조작을 위해 상기 내부 메모리에 접속된 데이타 프로세서; 상기 시스템 메모리로의 데이타 통신을 위한 시스템 버스 인터페이스; 및 상기 내부 메모리, 상기 데이타 프로세서 및 상기 시스템 메모리 인터페이스에 접속되어, 상기 시스템 메모리내의 기입을 위해 상기 내부 메모리로부터의 데이타를 상기 시스템 메모리 인터페이스로 트랜스퍼하기 위해 상기 데이타 프로세서에 응답하는 데이타 트랜스퍼 제어기를 포함하고, 상기 데이타 트랜스퍼 제어기가 투과 데이타를 저장하는 투과 레지스터; 상기 내부 메모리에 결합되어, 소스 어드레스를 계산하고, 상기 내부 메모리로부터 트랜스퍼될 데이타를 상기 소스 어드레스에 해당하는 저장 위치에서 재현하는 소스 어드레스 제어기; 상기 투과 레지스터 및 상기 소스 어드레스 제어기에 결합되어, 상기 트랜스퍼될 데이타를 상기 투과 레지스터내에 저장된 상기 투과 데이타와 비교하고, 상기 트랜스퍼될 데이타가 상기 시스템 메모리내에 저장되는지를 표시하는 비교기; 및 상기 비교기에 결합되어, 데스티네이션 어드레스를 계산하고, 상기 트랜스퍼될 데이타가 상기 시스템 메모리내에 기입되는 것을 상기 비교기가 표시하는 경우, 트랜스퍼될 데이타를 상기 데스티네이션 어드레스에 해당하는 저장 위치에서 상기 시스템 메모리 인터페이스에 공급하는 데스티네이션 어드레스 제어기를 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  17. 제16항에 있어서, 상기 데이타 트랜스퍼 제어기는 상기 소스 어드레스 제어기, 상기 비교기 및 상기 데스티네이션 어드레스 제어기에 결합되어, 상기 투과 레지스터내에 저장된 상기 투과 데이타와의 비교를 위해 상기 소스 어드레스 제어기에 의해 재현된 상기 트랜스퍼될 데이타를 일시적으로 저장하는 소스 레지스터를 더 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  18. 제16항에 있어서, 상기 비교기는 상기 트랜스퍼될 데이타가 상기 투과 데이타와 부합되는 경우, 상기 트랜스퍼될 데이타가 상기 시스템 메모리에 기입되지 않는다는 것을 표시하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  19. 제16항에 있어서, 상기 투과 레지스터는 트랜스퍼될 데이타의 최소량의 복수배를 저장하고, 상기 비교기는 상기 트랜스퍼될 데이타의 최소량의 단위로 상기 트랜스퍼 될 데이타를 상기 투과 레지스터내에 저장된 상기 투과 데이타에 비교하고, 데이타가 상기 시스템 메모리내에 기입되는 지에 대해 상기 트랜스퍼될 데이타의 최소량의 단위마다 한 번씩, 여러번의 표시를 제공하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  20. 제16항에 있어서, 상기 트랜스퍼될 데이타는 트랜스퍼될 데이타의 최소량의 정수배인 선택된 크기를 갖는 데이타 워드로 조직화되고; 상기 투과 레지스터는 트랜스퍼될 데이타의 최소량의 복수배를 저장하며; 상기 비교기가 각각이 상기 트랜스퍼될 데이타의 최소량을 상기 투과 레지스터내에 저장된 상기 투과 데이타 중 해당 부분과 최소량의 트랜스퍼될 데이타의 상기 투과 레지스터내에 저장된 상기 투과 데이타 중 해당 부분과 부합하는지의 여부를 검출하는 다수의 데이타 비교기; 및 상기 다수의 데이타 비교기에 접속되어, 상기 트랜스퍼될 데이타가 상기 투과 레지스터 범위에 적당한 상기 선택된 크기의 상기 데이타 워드의 다수배와 동일한 크기의 상기 시스템 메모리에 기입되는 지에 대해 상기 검출된 부합성 및 상기 선택된 데이타 크기로 형성되는 다수의 표시를 제공하는 멀티플렉서를 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  21. 제20항에 있어서, 상기 선택된 데이타 크기는 바이트(8비트), 워드(32비트) 워드(32비트) 및 2배워드(64비트)중에서 선택되고, 상기 투과 레지스터는 64비트를 저장하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  22. 제16항에 있어서, 상기 내부 메모리 인터페이스 및 상기 시스템 메모리 인터페이스는 상기 내부 메모리에 충당된 제1세트의 어드레스 및 상기 시스템 메모리에 충당된 제2세트의 어드레스를 갖는 단일 통합 어드레스 공간을 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  23. 제16항에 있어서,상기 데이타 프로세서는 상기 투과 레지스터내에 저장된 상기 투과 데이타를 저장하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  24. 제7항에 있어서, 상기 데이타 프로세싱 회로가 상기 내부 메모리내에 저장된 데이타의 데이타 조작을 위해 상기 내부 메모리에 접속된 적어도 하나의 추가 데이타 프로세서; 및 상기 적어도 하나의 추가 데이타 프로세서 각각에 접속되어, 상기 데이타 프로세스와 동일한 방식으로 상기 적어도 하나의 추가 데이타 프로세서 각각에 응답하는 데이타 트랜스퍼 제어기를 더 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  25. 다수의 저장 위치를 갖는 메모리내에 정보를 저장하는 단계; 상기 메모리로부터의 비교 데이타를 검색하는 단계; 및 데이타가 상기 메모리내에 기입되는 지의 여부를 결정하기 위해 투과 데이타를 상기 비교 데이타와 비교하는 단계를 포함하는 것을 특징으로 하는 화상 프로세서 비교의 동작 방법.
  26. 다수의 저장 위치를 갖는 메모리; 및 상기 메모리에 결합되어, 소스 어드레스의 지정된 블럭으로부터 데스티네이션 어드레스의 지정된 블럭까지의 데이타의 트랜스퍼를 제어하는 데이타 프랜스퍼 제어기를 포함하고, 상기 데이타 트랜스퍼 제어기가 투과 데이타를 저장하는 투과 레지스터; 및 상기 투과 레지스터 및 상기 데이타 트랜스퍼 제어기에 결합되어, 상기 트랜스퍼될 데이타를 상기 투과 레지스터내에 저장된 상기 투과 데이타와 비교하고, 상기 트랜스퍼될 데이타가 상기 메모리내에 저장되는 지의 여부를 표시하는 비교기;를 포함하고, 상기 트랜스퍼될 데이타가 상기 메모리내에 기입되는 것을 상기 비교기가 표시하는 경우, 트랜스퍼될 데이타를 상기 데스티네이션 어드레스에 해당하는 저장 위치에서 상기 메모리내에 트랜스퍼될 데이타를 기입하는 것을 특징으로 하는 데이타 프로세서.
  27. 제26항에 있어서,상기 데이타 트랜스퍼 제어기는 상기 비교기에 결합되어, 상기 투어 레지스터내에 저장된 상기 투과 데이타와의 비교를 위해 상기 소스 어드레스 제어기에 의해 재현된 상기 트랜스퍼될 데이타를 일시적으로 저장하는 소스 레지스터를 더 포함하는 것을 특징으로 하는 데이타 프로세서.
  28. 제26항에 있어서, 상기 비교기는 상기 트랜스퍼될 데이타가 상기 투과 데이타와 부합하는 경우, 상기트랜스퍼될 데이타가 상기 메모리에 기입되지 않는 다는 것을 표시하는 것을 특징으로 하는 데이타 프로세서.
  29. 제26항에 있어서, 상기 데이타 트랜스퍼 제어기가 상기 메모리에 결합되어, 소스 블럭 어드레스를 유지하도록 동작하는 소스 어드레스 레지스터; 및 상기 메모리에 결합되어, 데스티네이션 블럭 어드레스를 유지하도록 동작하는 데스티네이션 어드레스 레지스터를 더 포함하는 것을 특징으로 하는 데이타 프로세서.
  30. 제26항에 있어서, 상기 투과 레지스터는 트랜스퍼될 데이타의 최소량의 복수배를 저장하고; 상기 비교기는 상기 트랜스퍼될 데이타의 최소량의 단위로 상기 트랜스퍼될 데이타를 상기 투과 레지스터내에 저장된 상기 투과 데이터에 비교하고, 데이타가 상기 메모리내에 기입되는 지에 대해 상기 트랜스퍼될 데이타의 최소량의 단위마다 한 번씩, 여러번의 표시를 제공하는 것을 특징으로 하는 데이타 프로세서.
  31. 제26항에 있어서, 상기 트랜스퍼될 데이타는 트랜스퍼될 데이타의 최소량의 정수배인 선택된 크기를 갖는 데이타 워드로 조직화되고; 상기 투과 레지스터는 트랜스퍼될 데이타의 최소량의 복수배를 저장하며; 상기 비교기가 각각이 상기 트랜스퍼될 데이타의 최소량을 상기 투과 레지스터내에 저장된 상기 투과 데이타 중 해당 부분과 비교하고, 상기 최소량의 트랜스퍼될 데이타가 상기 투과 레지스터내에 저장된 상기 투과 데이타의 해당 부분과 부합되는 지의 여부를 검출하는 다수의데이타 비교기; 상기 다수의 데이타 비교기에 접속되어, 상기 트랜스퍼될 데이타가상기 투과 레지스터 범위에 적당한 상기 선택된 크기의 상기 데이타 워드의 다수배와 동일한 크기의 상기 메모리에 기입되는 지에 대해 상기 검출된 부합성 및 상기 선택된 데이타 크기로 형성되는 다수의 표시를 제공하는 멀티플렉서를 포함하는 것을 특징으로 하는 데이타 프로세서.
  32. 제31항에 있어서, 상기 선택된 데이타 크기는 바이트(8비트), 반워드(16비트), 워드(32비트) 및 2배워드(64비트) 중에서 선택되고; 상기 투과 레지스터는 64비트를 저장하는 것을 특징으로 하는 데이타 프로세서.
  33. 다수의 저장 위치를 갖는 내부 메모리; 상기 내부 메모리내에 저장된 데이타의 데이타 조작을 위해 상기 내부 메모리에 접속된 데이타 프로세서; 외부 메모리로의 데이타 통신을 위한 외부 메모리 인터페이스; 상기 내부 메모리, 상기 데이타 프로세서 및 상기 외부 메모리 인터페이스에 접속되어, 소스 어드레스의 지정된 블럭응로부터 데스티네이션 어드레스의 지정된 블러긍로의 데이타 트랜스퍼를 제어하기 위해 상기 데이타 프로세서에 응답하는 데이타 트랜스퍼 제어기를 단일 반도체 칩상에 포함하고, 상기 데이타 트랜스퍼 제어기가 투과 데이타를 저장하는 투과 레지스터; 및 상기 투과 레지스터 및 상기 소스 어드레스 제어기에 결합되어, 상기 트랜스퍼될 데이타를 상기 투과 레지스터내에 저장된 상기 투과 데이타와 비교하고, 상기 트랜스퍼될 데이타가 상기 외부 메모리에 기입되는 지를 표시하는 비교기를 포함하며, 상기 데이타 트랜스퍼 제어기는 상기 트랜스퍼될 데이타가 상기 메모리에 기입되는 것을 상기 비교기가 표시하는 경우 트랜스퍼될 데이타를 상기 데스티네이션 어드레스에 해당하는 저장 위치에서 상기 메모리에 트랜스퍼될 데이타를 기입하는 것을 특징으로 하는 집적 회로.
  34. 제33항에 있어서, 상기데이타 트랜스퍼 제어기가 상기 메모리에 결합되어, 소스 블럭 어드레스를 유지하도록 동작하는 소스 어드레스 레지스터; 및 상기 메모리에 결합되어, 데스티네이션 블럭 어드레스를 유지하도록 동작하는 데스티네이션 어드레스 레지스터를 더 포함하는 것을 특징으로 하는 집적 회로.
  35. 제33항에 있어서, 상기 비교기는 상기 트랜스퍼될 데이타가 상기 투과 데이타와 부합되는 경우, 상기 트랜스퍼될 데이타가 외부 메모리내에 기입되지 않는다는 것을 표시하는 것을 특징으로 하는 집적 회로.
  36. 제33항에 있어서, 상기 투과 레지스터는 트랜스퍼될 데이타의 최소량의 복수배를 저장하고; 상기 비교기는 상기 트랜스퍼될 데이타의 최소량의 단위로 상기 트랜스퍼될 데이타를 상기 투과 레지스터내에 저장된 상기 투과 데이타에 비교하고, 데이타가 상기 외부 메모리내에 기입되는 지에 대해 상기 트랜스퍼될 데이타의 최소량의 단위마다 한 번씩, 여러번의 표시를 제공하는 것을 특징으로 하는 집적회로.
  37. 제33항에 있어서, 상기 트랜스퍼될 데이타는 트랜스퍼될 데이타의 최소량의 정수배인 선택된 크기를 갖는 데이타 워드로 조직화되고; 상기 투과 레지스터는 트랜스퍼될 데이타의 최소량의 복수배를 저장하며; 상기 비교기가 각각이 상기 트랜스퍼될 데이타의 최소량을 상기 투과 레지스터내에 저장된 상기 투과 데이타 중 해당 부분과 부합하는지의 여부를 검출하는 다수의 데이타 비교기; 및 상기 다수의 데이타 비교기에 접속되어, 상기 트랜스퍼될 데이타가 상기 투과 레지스터 범위에 적당한 상기 선택된 크기를 상기 데이타 워드의 다수배와 동일한 크기의 상부 외부 메모리에 기입되는 지에 대해 상기 검출된 부합성 및 상기 선택된 데이타 크기로 형성되는 다수의 표시를 제공하는 멀티플렉서를 포함하는 것을 특징으로 하는 집적 회로.
  38. 제37항에 있어서, 상기 선택된 데이타 크기는 바이트(8비트), 반워드(16비트), 워드(32비트) 및 2배 워드(64비트) 중에서 선택되고; 상기 투과 레지스터는 64비트를 저장하는 것을 특징으로 하는 집적 회로.
  39. 제33항에 있어서, 상기 내부 메모리 및 외부 메모리 인터페이스는 상기 내부 메모리에 충당된 제1세트의 어드레스 및 외부 메모리에 충당된 다른 제2세트의 어드레스를 갖는 단일 통합 어드레스 공간을 포함하는 것을 특징으로 하는 집적 회로.
  40. 제33항에 있어서, 상기 데이타 프로세서는 상기 투과 레지스터내에 저장된 상기 투과 데이타를 지정하는 것을 특징으로 하는 데이터 집적 회로.
  41. 제33항에 있어서, 상기 내부 메모리내에 저장된 데이타의 데이타 조작을 위해 상기 내부 메모리에 접속된 적어도 하나의 추가 데이타 프로세서; 및 상기 적어도 하나의 추가 데이타 프로세서 각각에 접속되어, 상기 데이타 프로세서 동일한 방식으로 상기 적어도 하나의 추가 데이타 프로세서 각각에 응답하는 데이타 트랜스퍼 제어기를 상기 단일 반도체 칩상에 더 포함하는 것을 특징으로 한 집적 회로.
  42. 데이타 및 어드레스를 트랜스퍼하는 데이타 시스템 버스; 상기 데이타 시스템 버스에 접속되어, 데이타를 저장하고, 상기 데이타 시스템 버스를 통해 데이타를 트랜스퍼하는 시스템 메모리; 및 상기 데이타 시스템 버스에 접속된 데이타 프로세서 회로를 포함하고, 상기 데이타 프로세서 회로가 다수의 저장 위치를 갖는 내부 메모리; 상기 내부 메모리내에 저장된 데이타의 데이타 조작을 위해 상기 내부 메모리에 접속된 데이타 프로세서; 상기 시스템 메모리로의 데이타 통신을 위한 시스템 버스 인터페이스; 및 상기 내부 메모리, 상기 데이타 프로세서 및 상기 시스템 메모리 인터페이스에 접속되어, 상기 시스템 메모리내의 기입을 위해 상기 내부 메모리로부터의 데이타를 상기 시스템 메모리 인터페이스로 트랜스퍼하기 위해 상기 데이타 프로세서에 응답하는 데이타 트랜스퍼 제어기를 포함하고, 상기 데이타 트랜스퍼 제어기가 투과 데이타를 저장하는 투과 레지스터; 상기 내부 메모리에 결합되어, 상기 트랜스퍼될 데이타를 상기 투과 레지스터내에 저장된 상기 투과 데이타와 비교하고, 상기 트랜스퍼될 데이타가 상기 시스템 메모리내에 저장되는 지를 표시하는 비교기; 및 상기 비교기에 결합되어, 데스티네이션 어드레스를 계산하고, 상기 트랜스퍼될 데이타가 상기 시스템 메모리내에 기입되는 것을 상기 비교기가 표시하는 경우, 트랜스퍼될 데이타를 상기 데스티네이션 어드레스에 해당하는 저장 위치에서 상기 시스템 메모리 인터페이스에 공급하는 데스티네이션 어드레스 제어기를 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  43. 제42항에 있어서, 상기 데이타 트랜스퍼 제어기는 상기 소스 어드레스 제어기, 상기 비교기 및 상기 데스티네이션 어드레스 제어기에 결합되어, 상기 투과 레지스터내에 저장된 상기 투과 데이타와의 비교를 위해상기 소스 어드레스 제어기에 의해 재현된 상기 트랜스퍼될 데이타를 일시적으로 저장하는 소스 레지스터를 더 포함하는 것을 특징으로 하는 데이터 프로세싱 시스템.
  44. 제42항에 있어서, 상기 비교기는 상기 트랜스퍼될 데이타가 상기 투과 데이타와 부합되는 경우, 상기 트랜스퍼될 데이타가 상기 시스템 메모리에 기입되지 않는다는 것을 표시하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  45. 제42항에 있어서, 상기 투과 레지스터는 트랜스퍼될 데이타의 최소량의 복수배를 저장하고, 상기 비교기는 상기 트랜스퍼될 데이타의 최소량의 단위로 상기 트랜스퍼될 데이타를 상기 투과 레지스터내에 저장된 상기 투과 데이타에 비교하고, 데이타가 상기 시스템 메모리내에 기입되는 지에 대해 상기 트랜스퍼될 데이타의 최소량의 단위마다 한 번씩, 여러번의 표시를 제공하는 것을 특징으로 하는 데이타프로세싱 시스템.
  46. 제42항에 있어서, 상기 트랜스퍼될 데이타는 트랜스퍼될 데이타의 최소량의 정수배인 선택된 크기를 갖는 데이타 워드로 조직화되고; 상기 투과 레지스터는 트랜스퍼될 데이타의 최소량의 복수배를 저장하며; 상기 비교기가 각각이 상기 트랜스퍼될 데이타의 최소량을 상기 투과 레지스터내에 저장된 상기 투과 데이터중 해당 부분과 비교하고, 상기 최소량의 트랜스퍼될 데이타의 상기 투과 레지스터내에 저장된 상기 투과 데이타중 해당 부분과 부합하는 지의 여부를 검출하는 다수의 데이타 비교기; 및 상기 다수의 데이타 비교기에 접속되어, 상기 트랜스퍼될 데이타가 상기 투과 레지스터 범위에 적당한 상기 선택된 크기의 상기 데이타 워드의 다수배와 동일한 크기의 상기 시스템 메모리에 기입되는 지에 대해 상기 검출된 부합성 및 상기 선택된 데이타 크기로 형성되는 다수의 표시를 제공하는 멀티플렉서를 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  47. 제46항에 있어서, 상기 선택된 데이타 크기는 바이트(8비트), 반워드(16비트), 워드(32비트) 및 2배 워드(64비트) 중에서 선택되고; 상기 투과 레지스터는 64비트를 저장하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  48. 제42항에 있어서, 상기 내부 메모리 인터페이스 및 상기 시스템 메모리 인터페이스는 상기 내부 메모리에 충당된 제1세트의 어드레스 및 상기 시스템 메모리에 충당된 제2세트의 어드레스를 갖는 단일 통합 어드레스 공간을 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  49. 제42항에 있어서, 상기 데이타 프로세서는 상기 투과 레지스터내에 저장된 상기 투과 데이타를 지정하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  50. 제42항에 있어서, 상기 데이타 프로세싱 회로가 상기 내부 메모리내에 저장된 데이타의 데이타 조작을 위해 상기 내부 메모리에 접속된 적어도 하나의 추가 데이타 프로세스; 및 상기 적어도 하나의 추가 데이타 프로세서 각각에 접속되어, 상기 데이타 프로세서와 동일한 방식으로 상기 적어도 하나의 추가 데이타 프로세서 각각에 응답하는 데이타 트랜스퍼 제어기를 더 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  51. 다수의 저장 위치를 갖는 메모리내에 정보를 저장하는 단계; 상기 메모리로부터의 비교 데이타의 블럭을 검색하는 단계; 블럭 데이타가 상기 메모리내에 기입되는지의 여부를 결정하기 위해 투과 데이타의 블럭을 상기 비교 데이타의 블럭과 비교하는 단계; 및 비교된 데이타를 한 번에 한 부분씩 메모리에 기입하기 위해 회로를 제어하는 단계를 포함하는 것을 특징으로 하는 화상 프로세서 동작 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950005073A 1994-03-08 1995-03-08 투과기록제어를위한투과레지스터를구비한데이터프로세서 KR100356884B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US8/208,161 1994-03-08
US08/208161 1994-03-08
US08/208,413 US5560030A (en) 1994-03-08 1994-03-08 Transfer processor with transparency
US8/208,413 1994-03-08
US08/208413 1994-03-08
US08/208,161 US5493646A (en) 1994-03-08 1994-03-08 Pixel block transfer with transparency

Publications (2)

Publication Number Publication Date
KR950033914A true KR950033914A (ko) 1995-12-26
KR100356884B1 KR100356884B1 (ko) 2003-01-24

Family

ID=26902953

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950005073A KR100356884B1 (ko) 1994-03-08 1995-03-08 투과기록제어를위한투과레지스터를구비한데이터프로세서

Country Status (4)

Country Link
EP (1) EP0671719B1 (ko)
JP (1) JPH0863587A (ko)
KR (1) KR100356884B1 (ko)
DE (1) DE69523968T2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102232909B1 (ko) * 2020-07-03 2021-03-29 주식회사 크라우드웍스 인공지능 학습데이터 생성을 위한 크라우드소싱 기반 프로젝트의 작업자별 유사 작업 패턴 정보에 기반한 반려사유 제공 방법

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11345165A (ja) * 1997-12-05 1999-12-14 Texas Instr Inc <Ti> アクセス待ち時間を減少するため優先度とバースト制御を使用するトラフィック・コントローラ
JP4690115B2 (ja) 2005-05-31 2011-06-01 株式会社リコー 制御装置及び画像処理装置
JP4717570B2 (ja) 2005-09-15 2011-07-06 株式会社リコー データ転送装置、表示装置、およびデータ転送方法
US10089115B2 (en) * 2016-07-07 2018-10-02 Intel Corporation Apparatus to optimize GPU thread shared local memory access
CN106612283B (zh) * 2016-12-29 2020-02-28 北京奇虎科技有限公司 一种识别下载文件来源的方法及装置
US11606346B2 (en) 2020-06-29 2023-03-14 Rockwell Automation Technologies, Inc. Method and apparatus for managing reception of secure data packets
US11599649B2 (en) * 2020-06-29 2023-03-07 Rockwell Automation Technologies, Inc. Method and apparatus for managing transmission of secure data packets
CN114328326B (zh) * 2021-12-28 2022-08-26 湖南航天经济发展有限公司 总线矩阵端口可配置的微控制器及其内部数据传输方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4528636A (en) * 1981-10-19 1985-07-09 Intermark Industries, Inc. Display memory with write inhibit signal for transparent foreground pixel codes
GB2139384B (en) * 1983-04-19 1986-05-14 Texas Instruments Ltd Computing apparatus
DE3376594D1 (en) * 1983-12-22 1988-06-16 Ibm Area filling hardware for a colour graphics frame buffer
GB8609848D0 (en) * 1986-04-23 1986-05-29 British Petroleum Co Plc Transfer mechanism
JP2507361B2 (ja) * 1986-10-31 1996-06-12 株式会社東芝 画像情報処理装置
CA2012798C (en) * 1989-06-16 1994-11-08 Michael William Ronald Bayley Digital image overlay system and method
US5239654A (en) * 1989-11-17 1993-08-24 Texas Instruments Incorporated Dual mode SIMD/MIMD processor providing reuse of MIMD instruction memories as data memories when operating in SIMD mode
JP3164832B2 (ja) * 1991-03-22 2001-05-14 株式会社日立製作所 描画制御装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102232909B1 (ko) * 2020-07-03 2021-03-29 주식회사 크라우드웍스 인공지능 학습데이터 생성을 위한 크라우드소싱 기반 프로젝트의 작업자별 유사 작업 패턴 정보에 기반한 반려사유 제공 방법

Also Published As

Publication number Publication date
JPH0863587A (ja) 1996-03-08
DE69523968T2 (de) 2002-08-29
DE69523968D1 (de) 2002-01-03
EP0671719A1 (en) 1995-09-13
EP0671719B1 (en) 2001-11-21
KR100356884B1 (ko) 2003-01-24

Similar Documents

Publication Publication Date Title
JP3715724B2 (ja) 循環待ち行列作成者エンティティ
US10210080B2 (en) Memory controller supporting nonvolatile physical memory
US6542971B1 (en) Memory access system and method employing an auxiliary buffer
US7237172B2 (en) Error detection and correction in a CAM
KR870006471A (ko) 고속 캐쉬 시스템
KR960008546A (ko) 2-웨이 세트연관 캐시메모리
US7263565B2 (en) Bus system and integrated circuit having an address monitor unit
US4513369A (en) Information processing system
KR860000595A (ko) 정보처리장치를 위한 메모리액세스 제어방식
CA2073677C (en) Centralized reference and change table for a multiprocessor virtual memory system
US4943910A (en) Memory system compatible with a conventional expanded memory
KR950033914A (ko) 디지탈 영상/그래픽 프로세싱을 위한 데이타 프로세서 회로 및 프로세싱 방법
US5146572A (en) Multiple data format interface
US4916603A (en) Distributed reference and change table for a virtual memory system
US4445191A (en) Data word handling enhancement in a page oriented named-data hierarchical memory system
KR910014819A (ko) 듀얼-포트 캐쉬 태그 메모리
KR100251784B1 (ko) 캐쉬 메모리 컨트롤러 및 이를 제공하는 방법
JP3190847B2 (ja) データ転送制御装置
GB2037466A (en) Computer with cache memory
AU625070B2 (en) Distributed reference and change table for a virtual memory system
US5450543A (en) Flag-based high-speed I/O data transfer
JPH04195563A (ja) メモリシステムの制御装置
KR100219474B1 (ko) 프린터
JPS5936359B2 (ja) デ−タバツフア装置
KR940007684A (ko) 작은 물리적 크기의 태그메노리를 갖는 캐시메모리 시스템

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19950308

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20000308

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 19950308

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20011218

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20020824

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20021002

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20021004

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20050930

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20060929

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20071001

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20080930

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20090930

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20100930

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20110929

Start annual number: 10

End annual number: 10

FPAY Annual fee payment

Payment date: 20120927

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20120927

Start annual number: 11

End annual number: 11

FPAY Annual fee payment

Payment date: 20130927

Year of fee payment: 12

PR1001 Payment of annual fee

Payment date: 20130927

Start annual number: 12

End annual number: 12

FPAY Annual fee payment

Payment date: 20140929

Year of fee payment: 13

PR1001 Payment of annual fee

Payment date: 20140929

Start annual number: 13

End annual number: 13

EXPY Expiration of term
PC1801 Expiration of term

Termination date: 20150908

Termination category: Expiration of duration