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KR950005621B1 - 영상 디코더 - Google Patents

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KR950005621B1
KR950005621B1 KR1019920017866A KR920017866A KR950005621B1 KR 950005621 B1 KR950005621 B1 KR 950005621B1 KR 1019920017866 A KR1019920017866 A KR 1019920017866A KR 920017866 A KR920017866 A KR 920017866A KR 950005621 B1 KR950005621 B1 KR 950005621B1
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Abstract

내용 없음.

Description

영상 디코더
제1도는 종래의 DCT/움직임 보상형 영상 디코더의 블록구성도.
제2도는 종래의 화면분할에 의한 병렬처리 기법에 적용되는 부화면 분할의 화면구성도.
제3도는 종래의 영상 디코더에서 부화면 경계부분에서 움직임 보상정보가 존재하는 경우를 도시한 화면 구성도.
제4도는 본 발명의 영상 디코더 블록구성도.
제5도의 (a), (b)는 본 발명에 의하여 분할된 메모리 영상 구성도.
제6도의 (a), 내지 (d)는 본 발명 회로 각단에서의 영상신호 스캐닝 순서를 나타낸 영상신호 구성도.
제7도는 본 발명의 영상 디코더에서 스캐닝 변환부의 상세도.
제8도는 본 발명의 영상 디코더에서 위상보상부와 상분할부 및 데이타 스위칭부의 상세도.
제9도는 본 발명의 영상 디코더 실시예 회로도.
제10도는 본 발명의 영상 디코더 실시예에서의 스캐닝 변환부의 상세도.
제11도는 본 발명의 영상 디코더 실시예에서의 위상보상부와 데이타 스위칭부의 상세도.
* 도면의 주요부분에 대한 부호의 설명
6 : 디멀티플렉서 7, 8, 9, 10 : 역양자화 및 IDCT부
11 : 스캐닝 변환부 12 : 가산기
13 : 위상보상부 14 : 상분할부
15 : 데이타 스위칭부
16 내지 23 : 프레임 메모리
24 : 어드레스 스위칭부
25 : 어드레스 발생부
본 발명은 DCT(Discrete Cosine Transform)와 움직임 보상형 영상 디코더에 관한 것으로 특히, 화면분할에 의한 영상신호의 병렬처리를 수행함에 있어 역양자화 및 IDCT(Inverse DCT)와 움직임 보상을 서로 다른 블록으로 분할 처리하고 이때 파생되는 스캐닝(Scanning)차이를 보상해 주므로서 분할된 부화면 경계부분에서의 움직임 보상 정보 처리에 신뢰를 기할수 있도록 한 것이다. HDTV나 MPEG규격과 같은 영상신호 처리기기에서 영상신호의 압축과 신장시스템에 적용되는 DCT와 움직임 보상형 영상 엔코더 또는 영상 디코더는 영상신호의 실시간(Real Time)처리를 위해 높은 클록주파수(HDTV의 경우 50MHz 이상의 샘플링 클록)가 요구되는바, 이와같은 높은 클록주파수에 의한 실시간 영상신호처리에 따른 문제점(하드웨어 구현상의 장애)을 극복하고자 화면분할에 의한 병렬처리 기법을 적용하고 있다.
즉, 신호처리할 화면을 n개의 부화면으로 분할하고 분할된 각각의 부화면에 대하여 역양자화 및 IDCT의 움직임 보상을 전담하는 개개의 영상 디코더를 n개 병렬로 구성하고 각각 신호처리된 부화면의 영상 정보를 합성하여 신장된 영상신호를 얻는 것이다.
이와같이 n개의 부화면으로 나눈 영상 디코더들이 영상신호를 분담, 처리하게 되므로서 1/n개의 샘플링 주파수로 저감된 낮은 클록하에서의 실시간 처리를 용이하게 구현할 수 있는 것이다. 제1도는 이와같은 종래의 영상 디코더 회로구성을 나타낸 것으로 이 영상 디코더는 1/n에 해당되는 부화면을 처리하는 하나의 디코더를 보인 것이다.
이에 의하면 영상 엔코더측에서 압축되어 전송되어온 영상신호(가변장 부호로 압축되어 있다 : Variable Length Code)를 복호화하는 가변장 디코더(1)(VLD : Variable Length Decoder)와, 상기 디코더 출력 영상 신호를 복원하는 역양자화 및 IDCT부(2)와, 출력되는 영상신호의 움직임 보상처리를 위해 영상신호를 저장하는 프레임 메모리(3) 및 메로리된 영상신호를 읽어내서 움직임 보상해 주는 움직임 보상부(4)와, 상기 복원된 영상신호에 움직임 보상된 영상신호를 가산처리하여 출력하는 가산기(5)로 구성되고, 이와같이 구성된 영상 디코더는 제2도와 같이 1프레임 영상을 n개의 부화면(P1 내지 Pn)으로 분할한 1개의 부화면을 전담하여 처리하게 된다. 즉, 제1도의 영상 디코더를 n개의 부화면에 대하여 병렬로 각각 구성하므로서 전체 디코더가 구현된다.
따라서 이와같은 영상 디코더에서는 가변장 디코더(1)가 입력 영상신호를 디코드하여 역양자화 및 IDCT부(2)에 공급하고, 역양자화 및 IDCT 부(2)에서 역양자화되고 DCT 역변환된 영상신호는 가산기(5)에 공급되며, 가산기(5)에서 출력되는 영상신호는 프레임 메모리(3)에 저장되어 움직임 보상부(4)에서 읽어낸 움직임 보상된 영상신호로 가산기(5)에 피이드백되며, 따라서 가산기(5)는 역양자화 및 IDCT된 영상신호와 움직임 보상된 영상신호를 합하여 최종적으로 신장된 영상신호로 출력해 준다.
그러나 이와같은 화면분할에 의한 영상 디코더를 구현하게 되면 제3도에서와 같이 움직임 보상되는 정보(MV)가 부화면의 경계부분을 초과하여 존재하는 경우 각각의 부화면에 대한 상기 디코더가 독립적으로 병렬 처리될수 없는 문제점이 있다.
따라서 이를 극복해 주기 위한 제어로직(부화면 경계부의 움직임 보상정보 처리제어)과 부가적인 메모리들이 요구되므로 병렬처리의 효과(저속클록에 의한 실시간 처리)를 반감시키게 되는 문제점이 있다.
또한 부화면 경계부분을 초과하여 존재하는 움직임 보상정보에 의하여 낮은 주파수에서의 안정적인 영상 처리를 보장할 수 없게 되고, 이에따른 화질저하를 감수해야 되는 문제점이 있다. 따라서 본 발명은 역양자화 및 IDCT는 8×8블록단위로 수행하고 움직임 보상은 16×16블록단위로 수행함에 있어 움직임 보상되는 영상 프레임을 4상(phase)으로 분할하여 처리하고, 양자의 스캐닝 차이에서 오는 데이타(영상신호)출력 순서를 맞추어 보상해 주므로서 부화면 경계부분에서의 움직임 보상정보 처리에 신뢰를 보장하고 저속의 클록 주파수에서의 안정적인 실시간 처리를 가능하게 하며, 이에따른 화질향상을 기할 수 있도록 한 영상 디코더를 제공함을 목적으로 하며, 이하 제4도 내지 제8도를 참조하여 본 발명의 구성과 그에 따른 영상신호 처리동작을 설명하면 다음과 같다.
먼저, 제4도를 참조하면 본 발명의 영상 디코더는, 1프레임의 영상신호를 8×8블록의 4상으로 분할하는 디멀티플렉서(6)와, 분할된 각 8×8블록의 영상신호를 역양자화 및 IDCT변환하는 프레임 메모리 IDCT부 (7), (8), (9), (10)와, 상기 역양자화 및 IDCT부 (7), (8), (9), (10)에서 출력되는 영상신호와 움직임 보상되어 위상 보상부(13)에서 출력되는 영상신호의 스캐닝 순서를 일치시켜주는 스캐닝 변환부(11)와, 스캐닝 변환된 영상신호와 움직임 보상된 영상신호의 가산기(12)와, 움직임 보상되어 상기 가산기(12)에 공급할 영상신호의 상을 일치시켜주는 위상보상부(13)와, 상기 가산기(12)출력 1프레임의 영상신호를 x축으로 4상으로 분할하는 상분할부(14)와, 상기 위상보상부(13)로 공급될 영상신호와 상기 상분할부(14)에서 공급되는 영상신호의 리드/라이트 순서를 제어하는 데이타 스위칭부(15)와, 상호 교대로 4개의 상 각각의 영상신호가 리드/라이트되는 프레임 메모리(16 내지 23)와, 상기 프레임 메모리(16 내지 23)의 리드/라이트 어드레스를 교대로 공급 제어하는 어드레스 스위칭부(24)와, 상기 어드레스 스위칭부(24)를 통해 프레임 메모리(16 내지 23)에 공급되는 리드/라이트 어드레스를 공급하는 어드레스 발생부(25)로 구성된 것이다.
이와같이 구성된 본 발명의 영상 디코더에서는 역양자화 및 IDCT는 8×8블록단위로 수행되고 움직임 보상은 16×16블록단위로 수행되는 경우를 기본단위로 하여 영상신호 처리를 수행하며, 이와같은 단위는 요구되는 영상압축/신장 시스템에 따라 가변적으로 변화되므로 상기한 8×8 및 16×16블록단위로 제한되지는 않는다.
따라서 8×8블록단위의 역양자화 및 IDCT와 16×16블록단위의 움직임 추정, 보상을 예로들어 영상신호 처리동작을 설명한다.
상기와 같이 구성된 본 발명의 영상 디코더에 의하면 움직임 보상과 역양자화 및 IDCT의 병렬 처리 구조를 서로 달리해 주게 된다.
즉, 움직임 보상은 제5도의 (a)와 같은 1프레임의 영상신호(M×N)를 x축으로만 (b)도와 같이 4개의 상(phase)으로 분할하여 병렬처리한다. 분할된 첫번째상에는 4·n(n=0 내지 M×N-1)에 해당되는 화소값이, 두번째상에는 4(n+1)에 해당되는 화소값이, 세 번째상에는 4(n+2)에 해당되는 화소값이, 네번째상에는 4(n+3)에 해당되는 화소값이 각각 할당되도록 프레임 영상(FM 1 내지 FM4)을 분할한다.
첫번째상의 프레임 영상(FM1)은 프레임 메모리(16), (20)에 각각 대응되고, 두번째상의 프레임 영상(FM2)은 프레임 메모리(17), (21)에 각각 대응되고, 세번째상의 프레임 영상(FM3)은 프레임 메모리(18), (22)에 각각 대응되고, 네번째상의 프레임 영상(FM4)은 프레임 메모리 (19), (23)에 각각 대응된다.
즉, 프레임 메모리 (16 내지 19)와 프레임 메모리(20 내지 23)는 각각 4개의 상으로 1프레임 영상을 분할하여 저장하고 해독되게 되며, 한쪽의 프레임 메모리(16 내지 19)에 상기한 프레임 영상 (FM 1내지 FM4)이 저장(라이트)될때 다른쪽의 프레임 메모리(20 내지 23)에 저장되어 있던 프레임 영상(FM1 내지 FM4)이 해독(리드)되고, 다음에는 이 메모리의 리드/라이트가 서로 바뀌는 동작이 교대로 이루어지게 된다.
따라서 이와같이 분할 처리하게 되면 움직임 보상되는 16×16블록의 영상신호가 4개의 각 상에 동일한 4×16의 데이타로 분할되어 있게되므로 4개의 상에서 동시에 영상신호를 읽어내면(프레임 메모리(16 내지 23)의 리드) 움직임 보상된 16×16블록에 해당되는 영상신호가 나오게 된다. 움직임 보상의 병렬처리는 이와같이 하고, 역양자화 및 IDCT 처리는 제6도의 (a)와 같이 16×16블록의 영상을 8×8블록 4개상(phase 1 내지 phase 4) 으로 (b)도와 같이 나누어 처리해 준다. 즉, 가변장 디코더로부터 디코드되어 디멀티플렉서(6)에 제6도의 (a)와 같이 입력된 영상신호는 4개의 상으로 분할되어 각각의 상에 대응하는 역양자화 및 IDCT부 (7), (8), (9), (10)에 공급되고, 각각의 역양자화 및 IDCT부 (7), (8), (9), (10)에 의하여 역양자화되고 역 DCT 변환된 영상신호는 (b)도와 같은 순서로 스캐닝되어 출력된다.
한편, 상기한 바와같이 가산기(12)의 출력 1프레임 영상신호는 상분할부(14)에서 16×16블록을 x축으로 4분할하여 4×16블록으로 나누어 출력한다. 출력된 영상신호는 데이타 스위칭부(15)의 스위칭 제어동작에 따라 프레임 메모리(16 내지 19)에 각각의 상별로 저장되고, 동시에 다른 프레임 메모리(20 내지 23)에 각각 저장되어 있던 이전 프레임의 4개상의 영상신호가 해독되어 위상보상부(13)에 공급된다.
이어서 다음 프레임 영상신호의 처리타이밍에서 데이타 스위칭부(15)는 상분할부(14)에서 출력된 영상신호를 프레임 메모리(20 내지 23)에 각 상별로 저장시키고 다른 프레임 메모리(16 내지 19)에 각각 저장되어 있던 이전 프레임의 4개상의 영상신호를 해독하여 위상보상부(13)에 공급하며, 이와같은 동작은 프레임 단위로 교대로 수행된다.
이와같이 하여 프레임 메모리(16 내지 19) 또는 프레임 메모리(20 내지 23)에서 해독되는 영상신호는 제6도의 (c)와 같이 각 상별로 16×16블록의 x축 4분할된 4×16블록의 영상신호로 스캐닝되어 위상보상부(13)에 공급된다.
한편, 상기한 프레임 메모리(16 내지 23)의 리드 어드레스와 라이트 어드레스는 어드레스 발생부(25)에서 공급하며, 어드레스 발생부(25)에서 출력된 리드/라이트 어드레스(RD/WR)는 어드레스 스위칭부(24)에 의하여 리드/라이트되는 타이밍이 프레임 단위로 전환되어 각각의 프레임 메모리(16 내지 19), (20 내지 23)에 교대로 공급되므로서 프레임 메모리(16 내지 23)들이 교대로 리드/라이트되도록 한다.
이와같이 하여 위상보상부(13)에 공급된 제6도의 (c)와 같은 스캐닝 순서의 영상신호는 위상보상부(13)에서 (d)도와 같은 순서로 스캐닝되어 가산기(12)에 공급한다. 따라서 상기한 역양자화 및 IDCT부(7), (8), (9), (10)에서 제6도의 (b)와 같이 스캐닝되어 출력된 영상신호와 위상보상부(13)에서 제6도의 (d)와 같이 스캐닝 되어 출력된 영상신호는 서로 스캐닝 차가 있게 된다.
이와같은 스캐닝 차는 스캐닝 변환부(11)에서 보상해 준다.
즉, 영양자화 및 IDCT부 (7), (8), (9), (10)로부터 출력되어 가산기(12)로 공급되는 영상신호의 스캐닝 순서를 위상보상부(13)에서 출력되어 가산기(12)로 공급되는 영상신호의 스캐닝 순서에 일치되도록 변환시켜주는 것이다.
제7도는 이와같은 스캐닝 변환부(11)의 실시예 회로구성으로, 4개의 상으로 분할된 8×8블록단위의 영상신호를 프레임 단위로 교대로 리드/라이트 제어하는 트라이 스테이트 래치(26A), (26B), (27A), (27B), (28A), (28B), (29A), (29B)와, 상기 래치제어를 받아 8×8블록단위의 영상신호가 교대로 리드/라이트되는 SRAM(30A), (30B), (31A), (31B), (32A), (32B), (33A), (33B)와, 상기 SRAM 리드/라이트 어드레스를 교대로 공급해 주는 멀티플렉서(34A), (34B)와, 상기 멀티플렉서(34A), (34B)를 통해 SRAM 리드/라이트 어드레스를 공급해 주는 카운터(35A), (35B), (36A), (36B)와, 상기 SRAM 출력 영상신호를 교대로 스위칭하여 출력하 멀티플렉서(37A), (37B), (37C), (37D)와, 상기 멀티플렉서(37A), (37B), (37C), (37D) 출력을 움직임 보상된 영상출력 순서로 선택하여 출력하는 멀티플렉서(38)와, 상기 멀티플렉서(38)의 선택제어신호를 공급하는 카운터(39)로 구성된다.
이와같이 구성된 스캐닝 변환부(11)의 동작은 다음과 같다. 제6도의 (b)와 같이 IDCT처리되어 공급되는 영상신호를 각 상별로 트라이 스테이트 래치 (26A), (26B), (27A), (27B), (28A), (28B), (29A), (29B)에 입력된다.
제1상(phase 1)은 트라이 스테이트 래치(26A), (26B)에, 제2상(phase 2) 은 트라이 스테이트 래치(27A), (27B)에, 제3상은 트라이 스테이트 래치(28A), (28B)에, 제4상은 트라이 스테이트 래치(29A), (29B)에 각각 입력된다.
트라이 스테이트 래치(26A), (26B) 는 서로 교대로 인에이블되어 트라이 스테이트 래치(26A)가 온되면 다른 트라이 스테이트 래치(26B)가 하이 임피던스 상태로 되고, 트라이 스테이트 래치(26B)가 온되면 다른 트라이 스테이트 래치(26A)가 하이 임피던스 상태로 되며, 이 동작은 프레임 단위로 전환된다.
따라서 제1상의 영상신호는 트라이 스테이트 래치(26A)가 온되면 SRAM(30A)에 라이트되고, 트라이 스테이트 래치(26B)가 온되면 SRAM(30B)에 라이트되며, SRAM(30A)의 라이트와 동시에 다른 SRAM(30B)의 영상신호는 리드되어 멀티플렉서(37A)를 통해 출력되고, SRAM(30B)의 라이트와 동시에 다른 SRAM(30A)의 영상신호는 리드되어 멀티플렉서(37B)를 통해 출력된다. 이와같은 동작은 나머지 제2 내지 제4상에 대한 트라이 스테이트 래치 (27A), (27B), (28A), (28B), (29A), (29B)와 SRAM(31A), (31B), (32A), (32B), (33A), (33B), 멀티플렉서(37B), (37C), (37D)에서도 동일하게 수행된다.
즉, 각 상별로 서로 교대로 리드/라이트되는 메모리, SRAM이 2개씩 할당되어 프레임 단위로 전환되는 영상신호의 저장과 해독이 이루어지게 되는 것이다.
상기한 SRAM(30A), (30B), (31A), (31B), (32A), (32B), (33A), (33B)의 리드/라이트 어드레스는 카운터(35A), (35B), (36A), (36B)에서 공급되며 멀티플렉서 (34A), (34B) 에 의하여 8×8블록 데이타 기간마다 전환되어 공급된다.
영상데이타의 샘플링 주파수가 60MHz이라면 4개 상으로 분할된 각 상의 데이터 블록은 15MHz로 저감될 수 있고, SRAM 어드레스를 8×8=64=26으로 하여 하위 3비트는 x축, 상위 3비트는 y축을 지정하는 2-D구조의 어드레스를 실시한다.
이렇게 하면 리드/라이트될 어드레스가 x축과 y축으로 구분되므로, 카운터(35A)는 15/8MHz를 클록으로 하는 y축 라이트 영상 디코더 카운터, 카운터(36A)는 15MHz를 블록으로 하는 x축 라이트 카운터, 카운터(35B)는 60/16MHz를 클록으로 하는 y축 리드카운터, 카운터(36B)는 60MHz를 클록으로 하는 x축 리드카운터로 동작시켜 원하는 순서로 영상신호를 읽어낼수 있게 된다. 즉, x축 라이트 카운터(36A)는 15MHz로 8주기로 순환하는 카운터이고 y축은 x 축으로 8개의 데이타(영상신호)를 라이트한후 1씩 증가하므로 15/80MHz로 8주기로 순환하는 카운터(35A)로 동작하게 되어 SRAM라이트 어드레스를 지정할 수 있게 된다.
그리고 x축 리드 카운터(36B)는 60MHz로 8주기로 순환하는 카운터이고 y축은 60/16MHz로 8주기로 순환하는 카운터로 동작하게 되어 x축 라인의 데이타(8데이타)는 2회씩 반복하여 읽어내게 된다. 이는 제6도의 (a)에서와 같이 16×16블록의 제1상(phase 1)과 제2상(phase 2), 제3상(phase 3)과 제4상(phase 4)이 x축으로 인접해 있기 때문에 (d)도와 같은 스캐닝 순서에 맞추기 위해서는 첫째상 1라인을 읽고 두 번째상의 해당라인을 읽어야되므로 상기와 같이 x축 라인의 데이타를 2회씩 읽어낼 수 있게 리드어드레스를 공급해 주는 것이다.
이와같이 하여 출력되는 리드/라이트 어드레스는 상기와 같이 멀티플렉서(34A), (34B)에 의하면 스위칭 전환되어 공급되는 것이다.
그리고 상기한 바와같이 멀티플렉서(37A), (37B), (37C), (37D)에서 출력되는 60MHz속도의 영상신호들은 멀티플렉서(38)에서 카운터(39)의 제어로 제6도의 (d)와 동일한 순서로 선택전환되어 가산기(12)에 공급시켜준다.
이는 60/8MHz속도로 동작하는 카운터(39)의 첫번째와 네번째 출력비트를 선택제어입력(S0), (S1)으로 하여 멀티플렉서(38)가 제6도의 (d)와 동일한 순서로 제1 내지 제4상(phase 1 내지 phase 4)의 영상신호(역양자화 및 IDCT처리된 신호)를 출력해 주는 것이다.
이로써 스캐닝 보상이 완료되고, 이와같이 스캐닝 보상되어 위상보상부(13)의 출력과 동일한 스캐닝 순서로 가산기 (12)에 공급된 영상신호가 움직임 보상과 역양자화 및 IDCT처리된 최종 영상신호(신장된 영상신호)로서 출력되는 것이다.
제8도는 상기한 위상보상부(13)와 상분할부(14) 및 데이타 스위칭부(15)의 실시예 회로구성을 나타낸 것으로, 상기 위상보상부(13)는 x축에 해당되는 움직임 벡터(Motion Vector)의 하위 2비트를 제어입력으로 하고 위상보상된 영상신호를 스캐닝 순서에 맞게 출력해 주는 멀티플렉서(40)로 구성되고, 상기 상분할부(14)는 가산기(12)출력을 4쌍의 프레임 메모리에 매칭되는 4상으로 분할되는 디멀티플렉서(41)로 구성되고, 상기 데이타 스위칭부(15)는 각 상별 한쌍의 프레임 메모리중에서 리드되는 메모리 출력을 선택하는 멀티플렉서(42)와, 각 상별 한쌍의 프레임 메모리중에서 라이트되는 메모리 입력라인을 선택하는 트라이 스테이트 래치(43), (44) 및 래치 동작의 전환을 위한 인버터(45)로 구성된다.
이에의한 동작은 다음과 같다.
프레임 메모리( 16 내지 19)의 리드 타이밍(프레임 메모리(20 내지 23)의 라이트 타이밍)에서는 멀티플렉서(42)가 프레임 메모리(16 내지 19)측의 데이타 라인을 선택하고 트라이 스테이트 래치(43)는 하이 임피던스, 인버터(45)로 반전을 인에이블(E)제어 신호에 의해 트라이 스테이트 래치(44)는 인에이블 상태로 되어 디멀티플렉서(41)에서 4개의 상으로 분할된 영상신호가 트라이 스테이트 래치(44)를 통해 프레임 메모리(20 내지 23)로 공급되어 라이트되고, 동시에 프레임 메모리(16 내지 19)의 출력 영상신호는 멀티플렉서(42)를 통해 멀티플렉서(40)에 공급된다. 따라서 멀티플렉서(40)는 x축에 해당되는 움직임 벡터의 하위 2비트(VX0), (VX1)를 제어입력(S0), (S1)으로 하여 상기 제6도의 (d)와 같은 순서로 프레임 메모리(16 내지 19)의 출력영상을 선택하여 가산기(12)에 공급한다.
한편, 프레임 메모리(20 내지 23)의 리드 타이밍(프레임 메모리(16 내지 19)의 라이트 타이밍)에서는 멀티플렉서(42)가 프레임 메모리(20 내지 23)측의 데이타 라인을 선택하고 트라이 스테이트 래치(43)는 인에이블, 인버터(45)로 반전된 인에이블 제어신호에 의해 트라이 스테이트 래치(44)는 하이 임피던스 상태로 된다.
따라서 디멀티플렉서(41)의 출력은 트라이 스테이트 래치(43)를 통해 프레임 메모리(16 내지 19)에 라이트되고, 프레임 메모리(20 내지 23)의 출력 영상신호는 멀티플렉서(42), (40)를 통해 제6도의 (d)와 같은 순서로 가산기 (12)에 공급된다.
한편, 제9도를 참조하면 본 발명의 실시예로서 영상디코더는, 1프레임의 영상신호를 8×8블록의 4상으로 분할하는 디멀티플렉서(6)와, 분할된 각8×8블록의 영상신호를 역양자화 및 IDCT변환하는 역양자화 및 IDCT부(7), (8), (9), (10)와, 상기 역양자화 및 IDCT부(7), (8), (9), (10) 에서 출력되는 영상신호와 움직임 보상되어 위상보상부(13)에서 출력되는 영상신호의 스캐닝 순서를 일치시켜주는 스캐닝 변환부(11)와, 스캐닝 변환된 영상신호와 움직임 보상된 영상신호의 각 상별 가산기(12A), (12B), (12C), (12D)와, 움직임 보상되어 상기 가산기(12A), (12B), (12C), (12D)에 공급할 영상신호의 상을 일치시켜주는 위상보상부(13)와, 상기 가산기(12A), (12B), (12C), (12D)출력 1프레임의 영상신호를 합성하는 멀티플렉서(46)와, 상기 위상보상부(13)로 공급될 영상신호와 상기 멀티플렉서(46)로 공급되는 가산기 출력 영상신호의 리드/라이트 순서를 제어하는 데이타 스위칭부(15)와, 상호 교대로 4개의 상 각각의 영상신호가 리드/라이트되는 프레임 메모리(16 내지 23)와, 상기 프레임 메모리(16 내지 23)의 리드/라이트 어드레스를 교대로 공급 제어하는 어드레스 스위칭부(24)와, 상기 어드레스 스위칭부(24)를 통해 프레임 메모리(16 내지 23)에 공급되는 리드/라이트 어드레스를 공급하는 어드레스 발생부(25)로 구성된 것이다.
이와같이 구성된 본 발명의 영상 디코더에서는 상기 제4도에서와 동일부호로 표시된 부분은 동일한 동작을 수행하므로 중복되는 설명은 생략한다. 다만, 이 실시예에서는 스캐닝 변환부(11)에서 출력되는 영상신호를 각 상별로 출력하여 각각의 가산기(12A 내지 12D)에서 역시 각 상별로 위상보상부(13)에서 출력되는 움직임 보상된 영상신호와 가산하고 이 가산된 각 상별 영상신호를 데이타 스위칭부(15)에 직접 입력시켜 (상분할부(14)배제)주고, 또한 멀티플렉서(46)에서 상기 각 상별로 최종처리 (역양자화, IDCT, 움직임 추정 및 보상)된 영상신호를 합성하여 (1프레임 구성)출력시켜 주게 된다.
제10도는 이와같은 스캐닝 변환부(11)의 실시예 회로구성으로, 역양자화 및 IDCT부(7), (8), (9), (10)의 출력 영상신호를 움직임 보상부의 같은 상에 해당되는 신호로 분할해 주는 디멀티플렉서(11A 내지 11D) 및 멀티플렉서(11E 내지 11H)와, 상기 멀티플렉서(11E 내지 11H)출력 영상신호를 16×16블록주기로 교대로 리드/라이트 제어하는 트라이 스테이트 래치(26A), (26B), (27A), (27B), (28A), (28B), (29A), (29B)와, 상기 래치 제어를 받아 8×8블록단위의 영상신호가 교대로 리드/라이트되는 SRAM(30A), (30B), (31A), (31B), (32A), (32B), (33A), (33B)와, 상기 SRAM 리드/라이트 어드레스를 교대로 공급해 주는 멀티플렉서(34A), (34B)와, 상기 SRAM의 라이트 어드레스를 공급해 주는 카운터(11I) 및 지연보상용 래치(11J)와, 메모리된 영상신호를 움직임 보상부 출력 영상신호와 동일한 순서로 읽어내기 위하여 상기 멀티플렉서(34A), (34B)를 통해 SRAM 리드 어드레스를 공급해 주는 PROM(11K) 및 PROM 어드레스 카운터(11L)와, 상기 SRAM 출력 영상신호를 교대로 스위칭하여 각 상별 가산기(12A 내지 12D)로 출력하는 멀티플렉서(37A), (37B), (37C), (37D)로 구성된다.
이와같이 구성된 스캐닝 변환부(11)에서 상기 제7도에서와 동일부호로 표시된 부분은 동일한 동작을 수행하므로 중복되는 설명은 생략한다.
다만, 이 실시예에서는 제6도의 (b)와 같이 IDCT 처리되어 공급되는 영상신호는 각 상별로 1 : 4 디멀티플렉서(11A 내지 11D)에 입력된다.
제1상(phase 1)은 1 : 4 디멀티플렉서(11A)에, 제2상(phase 2)은 1 : 4 디멀티플렉서(11B)에, 제3상(phase 3)은 1 : 4 디멀티플렉서(11C)에, 제4상(phase 4)은 1 : 4 디멀티플렉서(11D)에 각각 입력된다.
따라서 1 : 4 디멀티플렉서(11A 내지 11D)를 통과한 신호는 움직임 보상부의 각 상(제6도의 (c)참조)에 해당되는 신호로 분류되고, 이들은 다시 4 : 1 멀티플렉서(11E 내지 11H)를 통과하므로서 움직임 보상부와 동일한 상에 해당되는 영상신호 즉, 16×16블록의 x축 4분할된 상에 해당되는 신호로 출력되어지고, 이 신호들은 각각 트라이 스테이트 래치(26A), (26B), (27A), (27B), (28A), (28B), (29A), (29B)에 입력된다.
이와같이 하여 16×16블록 주기로 IDCT부 출력, 첫번째상에 해당되는 신호들은 모두 움직임 보상부의 첫 번째 상에 있는 신호들과 1 : 1로 대응되고, 이때 그 순서는 직렬로 일치되지 않는다. 즉, 제6도의 (c)와 같은 순서로 되어 트라이 스테이트 래치(26A), (26B), (27A), (27B), (28A), (28B), (29A), (29B)에 입력되므로 (d)도와 같은 순서로 되기 위해서는 상기한 바와같이 SRAM(30A), (30B), (31A), (31B), (32A), (32B), (33A), (33B)에 저장된 영상신호의 읽는 순서를 제6도의 (d)와 같이 하여 읽어내야 한다.
이러한 메모리(SRAM)리드순서 PROM (11K)에 저장하여 카운터(11L)가 PROM(11K)의 어드레스를 공급하므로서 가능해지게 된다.
물론 이 경우에 상기 SRAM들의 라이트 어드레스는 카운터(11I)에서 공급하며, 래치(11J)는 이 카운트 값의 지연시간을 보상해 주고, 멀티플렉서(34A), (34B)에 의한 메모리 리드/라이트 어드레스 스위칭 전환 동작으로부터 최종 멀티플렉서(37A 내지 37D)에 의한 메모리(SRAM)의 데이타 저장 및 해독 동작은 상기한 제7도에서와 동일하게 이루어진다.
제11도는 상기한 제9도의 영상 디코더에서 위상보상부(13)와 데이타 스위칭부(15)의 실시예 회로구성을 나타낸 것으로, 상기 위상보상부(13)는 위상보상된 영상신호를 각 상별로 스캐닝 순서에 맞게 가산기(12A 내지 12D)에 출력해 주는 멀티플렉서(13A 내지 13D)와, x축에 해당되는 움직임 벡터의 하위 2비트를 제어입력으로 하여 상기 멀티플렉서(13A 내지 13D)를 선택 제어하는 제어신호 발생부(13E)로 구성되고, 상기 데이타 스위칭부(15)는 각 상별 한쌍의 프레임 메모리중에서 리드되는 메모리 출력을 선택하는 멀티플렉서(42)와, 각 상별 한쌍의 프레임 메모리중에서 라이트되는 메모리 입력라인을 선택하는 트라이 스테이트 래치(43), (44) 및 래치동작의 전환을 위한 인버터(45)로 구성된다.
이에 의한 동작을 다음과 같다. 프레임 메모리(16 내지 19)의 리드 타이밍(프레임 메모리(20 내지 23)의 라이트 타이밍)에서는 멀티플렉서(42)가 프레임 메모리(16 내지 19)측의 데이타 라인을 선택하고 트라이 스테이트 래치(43)는 하이 임피던스, 인버터(45)로 반전된 인에이블(E)제어신호에 의해 트라이 스테이트 래치(44)는 인에이블 상태로 되어 가산기(12A 내지 12D) 출력인 4개의 상의 영상신호가 트라이 스테이트 래치(44)를 통해 프레임 메모리(20 내지 23)로 공급되어 라이트 되고, 동시에 프레임 메모리(16 내지 19)의 출력영상신호는 멀티플렉서(42)를 통해 멀티플렉서(13A 내지 13D)에 공급된다.
따라서 멀티플렉서(13A 내지 13D)는 x축에 해당되는 움직임 벡터의 하위 2비트(VX0), (VX1)를 제어입력(S0), (S1)으로 하는 제어신호 발생부(13E)출력에 따라 그 입력-출력라인의 선택을 제어하여 상기 제6도의 (d)와 같은 순서로 프레임 메모리(16 내지 19)의 출력영상을 선택하여 가산기(12A 내지 13D)에 공급한다.
한편, 프레임 메모리(20 내지 23)의 리드 타이밍(프레임 메모리(16 내지 19)의 라이트 타이밍)에서는 멀티플렉서(42)가 프레임 메모리(20 내지 23)측의 데이타 라인을 선택하고 트라이 스테이트 래치(43)는 인에이블, 인버터(45)로 반전된 인에이블 제어신호에 의해 트라이 스테이트 래치(44)는 하이 임피던스 상태로 된다.
따라서 가산기(12A 내지 12D)의 출력은 트라이 스테이트 래치(43)를 통해 메모리(16 내지 19)에 라이트 되고, 프레임 메모리(20 내지 23)의 출력 영상신호는 멀티플렉서(42), (13A 내지 13D)를 통해 제6도의 (d)와 같은 순서로 가산기(12A 내지 12D)에 공급된다.
이상에서 설명한 바와 같이 본 발명에 의하면, 역양자화 및 IDCT의 움직임 보상을 병렬 처리하므로서 저속의 클록에서 안정된 신호처리가 가능하고 부화면 경계부분에서의 움직임 보상정보 처리에러를 배제시켜 고화질의 영상구현이 가능한 효과가 있다.

Claims (6)

1프레임의 영상신호를 8×8블록의 4개 상으로 분할하는 디멀티플렉서(6)와, 분할된 각 8×8블록의 영상신호를 역양자화 및 IDCT 변환하는 프레임 메모리 IDCT부 (7), (8), (9), (10)와, 상기 역양자화 및 IDCT부(7), (8), (9), (10)에서 출력되는 영상신호와 움직임 보상되어 위상보상부(13)에서 출력되는 영상신호의 스캐닝 순서를 일치시켜주는 스캐닝 변환부(11)와, 스캐닝 변환된 영상신호와 움직임 보상된 영상신호의 가산기(12)와, 움직임 보상되어 상기 가산기(12)에 공급할 영상신호의 상을 일치시켜주는 위상보상부(13)와, 상기 가산기(12)출력 1프레임의 영상신호를 x축으로 4상으로 분할하는 상분할부(14)와, 상기 위상보상부(13)로 공급될 영상신호와 상기 상분할부(14)에서 공급되는 영상신호의 리드/라이트 순서를 제어하는 데이타 스위칭부(15)와, 상호교대로 4개의 상 각각의 영상신호가 리드/라이트 순서를 제어하는 데이타 스위칭부(15)와, 상기 프레임 메모리(16 내지 23)의 리드/라이트 어드레스를 교대로 공급 제어하는 어드레스 스위칭부(24)와, 상기 어드레스 스위칭부(24)를 통해 프레임 메모리(16 내지 23)에 공급되는 리드/라이트 어드레스를 공급하는 어드레스 발생부(25)로 구성된 영상 디코더.
제1항에 있어서, 스캐닝 변환부(11)는 4개의 상으로 분할된 8×8블록단위의 영상신호를 프레임 단위로 교대로 리드/라이트 제어하는 트라이 스테이트 래치(26A), (26B), (27A), (27B), (28A), (28B), (29A), (29B)와, 상기 래치제어를 받아 8×8블록단위의 영상신호가 교대로 리드/라이트되는 SRAM(30A), (30B), (31A), (31B), (32A), (32B), (33A), (33B)와, 상기 SRAM 리드/라이트 어드레스를 교대로 공급해 주는 멀티플렉서(34A), (34B)와, 상기 멀티플렉서(34A), (34B)를 통해 SRAM 리드/라이트 어드레스를 공급해 주는 카운터(35A), (35B), (36A), (36B)와, 상기 SRAM 출력 영상신호를 교대로 스위칭하여 출력하는 멀티플렉서(37A), (37B), (37C), (37D)와, 상기 멀티플렉서 (37A), (37B), (37C), (37D)출력을 움직임 보상된 영상출력 순서로 선택하여 출력하는 멀티플렉서(38)와, 상기 멀티플렉서(38)의 선택 제어신호를 공급하는 카운터(39)로 구성된 영상 디코더.
제1항에 있어서, 상기 위상보상부(13)는 x축에 해당되는 움직임 벡터(Motion Vector)의 하위 2비트를 제어입력으로 하고 위상보상된 영상신호를 스캐닝 순서에 맞게 출력해 주는 멀티플렉서(40)로 구성되고, 상기 상분할부(14)는 가산기(12)출력을 4쌍의 프레임 메모리에 매칭되는 4상으로 분할하는 디멀티플렉서(41)로 구성되고, 상기 데이타 스위칭부(15)는 각 상별 한쌍의 프레임 메모리중에서 리드되는 메모리 출력을 선택하는 멀티플렉서(42)와, 각 상별 한쌍의 프레임 메모리중에서 라이트되는 메모리 입력라인을 선택하는 트라이 스테이트 래치(43), (44) 및 래치동작의 전환을 위한 인버터(45)로 구성된 영상 디코더.
제1항에 있어서, 1프레임의 영상신호를 8×8블록의 4상으로 분할하는 디멀티플렉서(6)와, 분할된 각 8×8블록의 영상신호를 역양자화 및 IDCT 변환하는 프레임 메모리IDCT부 (7), (8), (9), (10)와, 상기 역양자화 및 IDCT부 (7), (8), (9), (10)에서 출력되는 영상신호와 움직임 보상되어 위상보상부(13)에서 출력되는 영상신호의 스캐닝 순서를 일치시켜주는 스캐닝 변환부(11)와, 스캐닝 변환된 영상신호와 움직임 보상된 영상신호의 각 상별 가산기(12A), (12B), (12C), (12D)와, 움직임 보상되어 상기 가산기 (12A), (12B), (12C), (12D)에 공급할 영상신호의 상을 일치시켜주는 위상보상부(13)와, 상기 가산기(12A), (12B), (12C), (12D)출력 1프레임의 영상신호를 합성하는 멀티플렉서(46)와, 상기 위상보상부(13)로 공급될 영상신호와 상기 멀티플렉서(46)로 공급되는 가산기 출력 영상신호의 리드/라이트 순서를 제어하는 데이타 스위칭부(15)와, 상호 교대로 4개의 상 각각의 영상신호가 리드/라이트 되는 프레임 메모리(16 내지 23)와, 상기 프레임 메모리(16 내지 23)의 리드/라이트 어드레스를 교대로 공급 제어하는 어드레스 스위칭부(24)와, 상기 어드레스 스위칭부(24)를 통해 프레임 메모리(16 내지 23)에 공급되는 리드/라이트 어드레스를 공급하는 어드레스 발생부(25)로 구성된 영상 디코더.
제4항에 있어서, 스캐닝 변환부(11)는, 역양자화 및 IDCT부(7), (8), (9), (10)의 출력 영상신호를 움직임 보상부의 같은 상에 해당되는 신호로 분할해 주는 디멀티플렉서(11A 내지 11D) 및 멀티플렉서(11E 내지 11H)와, 상기 멀티플렉서(11E 내지 11H)출력 영상신호를 16×16블록주기로 교대로 리드/라이트 제어하는 트라이 스테이트 래치(26A), (26B), (27A), (27B), (28A), (28B), (29A), (29B)와, 상기 래치제어를 받아 8×8블록단위의 영상신호가 교대로 리드/라이트되는 SRAM(30A), (30B), (31A), (31B), (32A), (32B), (33A), (33B)와, 상기 SRAM 리드/ 라이트 어드레스를 교대로 공급해 주는 멀티플렉서(34A), (34B)와, 상기 SRAM의 라이트 어드레스를 공급해 주는 카운터(11I) 및 지연보상용 래치(11J)와, 메모리된 영상신호를 움직임 보상부 출력 영상신호와 동일한 순서로 읽어내기 위하여 상기 멀티플렉서(34A), (34B)를 통해 SRAM 리드 어드레스를 공급해 주는 PROM(11K) 및 PROM 어드레스 카운터(11L)와, 상기 SRAM 출력 영상신호를 교대로 스위칭하여 각 상별 가산기(12A 내지 12D)로 출력하는 멀티플렉서(37A), (37B), (37C), (37D) 로 구성된 영상 디코더.
제4항에 있어서, 상기 위상보상부(13)는 위상보상된 영상신호를 각 상별로 스캐닝 순서에 맞게 가산기(12A 내지 12D)에 출력해 주는 멀티플렉서(13A 내지 13D)와, x축에 해당되는 움직임 벡터의 하위 2비트를 제어입력으로 하여 상기 멀티플렉서(13A 내지 13D)를 선택 제어하는 제어신호 발생부(13E)로 구성되고, 상기 데이타 스위칭부(15)는 각 상별 한쌍의 프레임 메모리중에서 리드되는 메모리 출력을 선택하는 멀티플렉서(42)와, 각 상별 한쌍의 프레임 메모리중에서 라이트 되는 메모리 입력라인을 선택하는 트라이 스테이트 래치(43), (44) 및 래치 동작의 전환을 위한 인버터(45)로 구성된 영상 디코더.
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