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KR950004853B1 - 저전력용 블럭 선택 기능을 가지는 반도체 메모리 장치 - Google Patents

저전력용 블럭 선택 기능을 가지는 반도체 메모리 장치 Download PDF

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KR950004853B1
KR950004853B1 KR1019910014100A KR910014100A KR950004853B1 KR 950004853 B1 KR950004853 B1 KR 950004853B1 KR 1019910014100 A KR1019910014100 A KR 1019910014100A KR 910014100 A KR910014100 A KR 910014100A KR 950004853 B1 KR950004853 B1 KR 950004853B1
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South Korea
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석용식
민동선
전동수
노재구
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삼성전자 주식회사
김광호
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Abstract

내용 없음.

Description

저전력용 블럭 선택 기능을 가지는 반도체 메모리 장치
제1도는 종래의 서브블럭 선택 형태를 보여주는 개략도.
제1(a)도는 제1도와 같은 방식으로 서브블럭을 선택하는 종래의 일 실시예.
제1(b)도는 제1도와 같은 방식으로 서브블럭을 선택하는 종래의 다른 실시예.
제2도는 본 발명에 따른 서브블럭 선택 형태를 보여주는 개략도.
제3도는 본 발명에 따라 메인블럭을 선택하는 일 실시예.
제3(a)-(d)도는 제3도의 각각의 블럭 선택부의 상세 구성도들.
제4도는 본 발명에 따른 로우디코더 및 부우스트 클럭 제너레이터의 실시예.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 메모리 어레이 블럭을 선택하는 장치에 관한 것이다.
다이나믹램은 크게 메모리 어레이 부분과 주변회로 부분으로 나뉠 수 있다. 다이나믹램에서 소모되는 전력은 상기 메모리 어레이 부분을 100으로 볼 때 주변회로에서는 약 30정도가 된다. 메모리 어레이에서의 소모되는 전력은 대부분 메모리셀의 데이타를 읽고난 후 다시 저장하는 리프레쉬 싸이클의 수와 분할된 메모리 블럭의 수에 따라 결정된다. 이러한 과정에서 소모되는 전력은 칩내부에 노이즈를 유발하므로, 전력 소모를 줄이는 것이 고속 고집적 장치에서 중요한다.
제1도에 도시된 메모리 칩의 구성도를 참조하면, 4개의 메일블럭(ULA, URA, LLA, LRA)들은 각각 32개의 서브블럭(SB)으로 나누어져 있다. 제1도에서 도시된 바와 같이, 종래에는 각 메인블럭내의 몇 개의 서브블럭 만을 구동시킴으로써, 전체의 전력을 분산시켰다. 즉 좌상의 메인블럭 ULA에서는 서브블럭 SB1 및 SB17, 우상의 메인블럭 URA에서는 서브블럭 SB33 및 SB49, 좌하의 메인블럭 LLA에서는 서브블럭 SB65 및 SB81, 우하의 서브블럭 LRA에서는 서브블럭 SB97 및 SB113가 각각 선택되어 활성화 된다.
상기 제1도와 같은 국부활성(partial activation) 방식을 채용하는 종래의 기술들은 미합중국 특허 제4,528,646 및 제 4,569,036호에 개시되어 있으며 이를 각각 제1(a)도 및 제1(b)도에 도시하였다. 제1(a)도를 참조하면, 선택 제어신호에 의하여 제어되는 제1선택부, 제2선택부, 제3선택부 및 제 4선택부에 의하여 국부활성화 동작이 이루어짐을 알수 있다. 상기 제1선택부는 비트라인 프리차아지 회로를 제어하는 좌우의 메모리셀부에서 선택되는 서브블럭에 해당하는 비트라인만이 활성화되도록 한다. 상기 제2선택부는 선택된 서브블럭의 메모리셀에 해당하는 센스앰프만을 활성화시키며, 상기 제3선택부는 데이타버스(DB)를, 제4선택부는 입출력 프리차아지회로를 선택적으로 제어한다. 즉, 제1도의 서브블럭들(SB1,SB17,SB49,SB65, SB81,SB97,SB113)에 해당하는 비트라인 프리차아지회로, 센스앰프, 데이타버스 및 입출력 라인을 구동시킴으로써, 각각의 메모리셀부(제1도의 메인블럭 서브블럭에 해당)를 국부적으로 활성화시키는 것이다.
한편 제1(b)도에서는, 상기 제1(a)도의 경우와는 다소 차이가 있으나, 로우어드레스 버퍼로부터 출력되는 신호 RSBS(randamly selected bit signal)를 드라이버로 인가하고, 상기 드라이버에 의하여 각각의 메모리셀 어레이에 해당하는 각각의 센스앰프를 제어하고 있음을 알 수 있다. 따라서 제1(b)도의 경우에 있어서도, 제1도에 도시된 형태와 같은 국부활성화 동작이 이루어지는 것이다.
전술한 국부활성화를 이용한 방식을 채용한 메모리 장치에서는 전체적인 전력소모를 분산시킴으로써 노이즈의 레벨을 낮추는 이점이 있었다.
그러나, 메모리 장치가 고집적화되어 전원전압단(Vcc) 또는 접지전압단(Vss)등의 전원패드를 이중화(dual pad)시키고 이중 금속배선(double metal)을 사용하게 됨에 따라, 서브블럭을 분산하는 경우나 그렇지 않은 경우에 있어서 메모리셀 어레이에서의 노이즈 량이 별차이가 없게 되었다. 오히려, 서브블럭이 골고루 분산되어 있는 경우는 이들을 제어하기 위한 각각의 주변회로들이 필요하기 때문에, 상기 제1도와 같이 각 메인블럭내에 한두개씩의 서브블럭이 활성화되면 메모리 장치의 모든 주변회로들이 인에이블되어야하므로, 이는 주변회로의 전력소모를 증대시키게 되고, 또한 소모 전류의 피크치도 커진다. 이러한 주변회로에서의 악 영향은 메모리 칩의 면적이 클수록 악화된다. 그 이유는, 서브블럭을 구동하는 제어회로를 구성하는 배선의 부하는 주로 금속-기판 사이의 캐패시턴스에 의하여 영향을 받기 때문이다. 즉, 메모리 칩의 면적이 증가함에 따라 상기 제어회로들의 신호 전송길이가 길어지고 이는 금속-기판 간의 면적을 증가시킨다. 이는 캐패시턴스를 구하는 공식인: 금속-기판간 면적, d:배선간격의 관계로부터 알 수 있다. 또한및 P=iv의 관계식으로부터 결국 전력 소모가 많아짐을 이해할 수 있다.
따라서 본 발명의 목적은 고집적 반도체 메모리 장치에 있어서 서브블럭 선택시에 주변회로에서의 전력소모를 억제할 수 있는 장치를 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명은, 다수개의 서브블럭으로 구성된 제1, 제2,제3, 및 제 4메인블럭을 가지는 반도체 메모리 장치에 있어서, 제1로우어드레스신호와 제2로우어드레스신호를 입력하여 상기 제1메인블럭, 제2메인블럭, 제3메인블럭 및 제4메인블럭중 어느 하나를 선택하는 블럭선택수단과, 상기 제1로우어드레스신호의 상보어드레스신호와 상기 제2로우어드레스신호의 상보어드레스신호를 입력하여 상기 제1메인블럭내의 서브블럭들을 선택하는 다수개의 제1부우스트회로와, 상기 제1로우어드레스신호의 상보어드레스신호와 상기 제2로우어드레스신호를 입력하여 상기 제2메인블럭내의 서브블럭들중 하나를 선택하는 다수개의 제2부우스트회로와, 상기 제1로우어드레스신호와 상기 제2로우어드레스신호의 상보어드레스신호를 입력하여 상기 제3메인블럭내의 서브블럭들은 선택하는 다수개의 제3부우스트회로와, 상기 제1로우어드레스신호와 상기 제2로우어드레스신호를 입력하여 상기 제4메인블럭내의 서브블럭들을 선택하는 제4부우스트회로와, 상기 제2로우어드레스신호의 상보어드레스신호를 입력하여 상기 제1 및 제3메인블럭내의 서브블럭들의 워드라인들을 선택하는 다수개의 제1로우어드레스 프리디코더와, 상기 제2로우어드레스신호를 입력하여 상기 제2 및 제4메인블럭내의 서브블럭들의 워드라인들을 선택하는 다수개의 제2로우어드레스 프리디코더를 구비하여, 선택된 어느 하나의 메인블럭내에서 적어도 상기 메인블럭들 갯수의 서브블럭들이 동시에 활성화됨을 특징으로 한다.
이하 본 발명은 첨부된 도면을 참조하여 상세히 설명한다.
제2도는 본 발명에 따라 서브블럭을 선택하는 형태(scheme)를 보여준다. 도시된 바와 같이, 좌상의 메인블럭 ULA만이 선택되고, 상기 메인블럭 ULA내에 있는 서브블럭들(SB1~SB32)중에서 서브블럭 SB1, SB5, SB9, SB13, SB17, SB21, SB25, SB29가 활성화됨을 알 수 있다.
제3도는 상기 네개의 메인블럭들(ULA, URA, LLA, LRA)중에서 하나의 메인블럭만을 선택하는 실시예를 보여준다. 제3도에서는, 로우어드레스신호를 이용하여 각각의 블럭선택수단(31)(32)(33)(34)을 통하여 각각의 메인블럭이 선택되도록 한다. 상기 제3도에서는 도시하지는 않았으나, 각각의 로우어드레스단자(RA12, RA11, RA10, RA9, RA8) 및 컬럼어드레스단자(CA12, CA11)는 통상적으로 각각 상보적인 어드레스 단자와 함께 구성되어 있다.
상기 블럭선택수단(31-34)의 각각에 대하여 입력되는 로우어드레스신호들의 조합은 제3(a)-(d)도에 보다 상세한 실시방법이 도시되어 있다. 여기서는 로우어드레스신호의 조합으로 4가지의 선택 조합을 만들 수 있다.
즉, 제3(a)도를 참조하면, 좌상의 메인블럭 ULA는과이 ＂하이＂상태가 되어야만 앤드게이트(31a,31b,31c,33d,33e)의 다른 입력으로 각각 입력되는 컬럼어드레스신호들CA12/,CA11/및 로우어드레스신호들 RA12/,RA9/,RA8/이 상기 좌상의 메인블럭 ULA에 있는 32(25)개의 서브블럭들을 선택할 수 있다. 상기 각각의 앤드게이트(31a,.....31e)의 출력신호 CA12UL,CA11UL ,RA12UL,RA9UL 및 RA8UL를 25개의 조합이 가능하므로, ×1의 입출력을 갖는 경우 32개의 서브블럭중 하나를 선택할 수 있음을 잘 알 수 있을 것이다.
마찬가지로, 제3(b)도에서는 로우어드레스신호,RA11에 의하여 우상의 메인블럭 URA를 선택하고, 상기,RA11이 인에이블될 때, 앤드게이트(32a,.... 32e)로 입력되는 어드레스신호들(제3(a)도의 것들과 동일함)이 상기 우상의 메인블럭 URA을 구성하는 서브블럭들(32개)을 선택할 수 있다.
제3(c)도의 경우(좌하의 메인블럭 LLA을 선택하는 경우)에는 로우어드레스신호 RA10,을 사용하며, 제3(d)도의 경우 (우하의 메인블럭 LRA를 선택하는 경우)에는 RA10,RA11이 해당된다. 이러한 디코딩 과정은 하기의 표 1로부터 쉽게 이해할 수 있다.
[표 1]
여기서 사용되는 로우어드레스신호는 굳이 RA10과 RA11만으로 한정되지 않고, 다른 로우어드레스신호를 사용할 수도 있음은 당연하다.
한편 제4도는 상술한 본 발명에 따른 메인블럭 및 서브블럭 활성화 방식에 따르도록 하기 위하여 로우디코더와 부우스트회로에 대한 본 발명의 실시예를 보여준다. 메인블럭들(ULA,URA, LLA, LRA)은 각각의 부우스트회로(41,42,43,44)를 구비하고 있다. 좌측의 메인블럭(ULA,LLA)과 우측의 메인블럭(URA,LRA)내에서 각 워드라인들의 선택은 각각 하나의 로우디코더(47) 및 (48)을 사용한다. 상기 로우디코더(47) 및 (48)은 각각 로우어드레스 프리디코더(45) 및 (46)의 출력신호를 받는다. 상기 제4도에서는 도시하지 않았으나, 로우어드레스신호들(RA10,...RA11)은 각각 그들의 상보적인 어드레스신호들()을 가짐을 알아두기 바란다. 부우스트회로(41,42,43,44)는 부우스트 클럭 제너레이터(50,51)를 가지며, 상기 부우스트 클럭 제너레이터(50,51)에서 출력되는 부우스트 클럭의 제어에 의하여 입력되는 로우어드레스 신호들을 노아(NOR)논리로 디코딩하여 해당하는 메인블럭으로 인가한다. 여기서, 상기 부우스트회로(41,42,43,44)와 로우어드레스 프리디코더(45,46)내에 구비된 노아게이트(41a, 42a,43a,44a) 및 앤드게이트(45a,45b,45c,46a,46b,46c)는 각각의 입력되는 로우어드레스신호들을 디코딩하는 논리 형태를 나타낸 것이다. 그래서 실제적으로 노아게이트들 (41a,42a,43a,44a)은 각각 8개의 노아게이트들과 8개의 출력신호(워드라인 구동신호가 됨)가 된다. 상기 하나의 부우스트회로는 하나의 서브블럭에 해당한다. 그러나 본 발명의 다른 실시예로써 각 서브블럭마다 하나의 부우스트회로를 구비함으로써 더 부하분산을 도모할 수도 있다.
참고로 제1도 및 제2도의 메모리 어레이는, 하나의 서브블럭이 워드라인의 총수 256개와 비트라인의 수4096개로써 512K(K=1024)비트의 용량을 가지며, 각 비트라인당 셀수는 128개이고, 하나의 메인블럭은 512K×32=16M의 용량을 가지므로, 전체적으로 총 16M×4=64M의 메모리 용량을 가지는 것임을 알아두기 바란다.
그에 따라, 각 메인블럭은 선택은 로우어드레스 RA10,RA11에 의해 수행된다. 선택된 하나의 메인블럭에서 서브블럭의 개수는 32개이고, 각 서브블럭은 256개의 워드라인을 갖고 있으므로, 하나의 메이블럭에서 디코딩되어야할 워드라인들의 총수는 256(=28)×32(=25)=8,192(1213)개이다. 그러나, 본 발명에 따라 하나의 메인블럭에서 8개의 서브블럭이 동시에 활성화됨에 따라, 실제적으로 디코딩되어야 할 워드라인의 총수는 1,024(210)개이다. 따라서 필요한 어드레스신호는 총 10개로서, RA0~RA9까지의 어드레스들이 사용된다. 즉, 각 메인블럭에서의 블럭선택은 로우어드레스 RA8, RA9에 의해 8개의 서브블럭 선택되며, 각 서브블럭에서는 로우어드레스 RA0~RA2 및 RA3~RA7에 의해 256개의 워드라인중 어느 하나가 활성화된다.
한편 상기 로우어드레스 프리디코더(45)(46)에 입력되는 로우어드레스신호는 RA3~RA9로서 27=128개의 조합수를 각각 만든다.
결국, 상기 좌의 로우어드레스 프리디코더(45)는 좌의 메인블럭(ULA,LLA)내에 있는 각각의 서브블럭(512K)의 워드라인들(256개)을 선택하는데 이용되고, 상기 우의 로우어드레스 프리디코더(46)는 우의 메인블럭(URA, LRA)내에 있는 각각의 서브블럭 (512K)의 워드라인들(256개)을 선택하는데 이용된다.
상기 제4도에서는 좌우에 하나씩의 로우디코더(47)(48)만을 도시하였으나, 실제로는 칩 전체적으로는 상기 로우디코더(47)및(48)과 동일한 구성을 가지는 로우디코더들이 도합 1024개 필요하다. 또한 로우어드레스 프리디코더(45)(46)내의 앤드게이트 (45a,46a),(45b,46b) 및 (45c,46c)들도 실제적으로 각각 8개, 4개 및 4개가 필요하다.
좌하의 메인블럭 LLA내의 서브블럭 선택을 담당하는 노아게이트(43a)와 우하의 메인블럭 LRA 내의 서브블럭 선택을 담당하는 노아게이트(44a)을 공통으로 제어하는 부우스트 클럭 제너레이터(50)는 메인블럭 LLA 및 LRA선택에 공통으로 관계하는 로우어드레스신호 RA10를 입력한다. 상기 노아게이트(43a)는 좌하의 메인블럭 LLA선택에 관계하는 로우어드레스신호 RA11를 공통으로 입력하고 세개의 로우어드레스신호 RA0, RA1,RA2를 입력한다. 그리고 상기 노아게이트(44a)는 우하의 메인블럭 LRA선택에 관계하는 로우어드레스신호 RA11을 공통으로 입력하고 세개의 로우어드레스신호 RA0, RA1,RA2를 입력한다. 한편, 좌의 메인블럭 ULA, LLA에 해당하는 제 4도의 로우디코더(47)를 제어하는 좌의 로우어드레스 프리디코더(45)를 구성하는 앤드게이트 (45a),(45b) 및 (45c)는, 좌의 메인블럭 ULA 및 LLA의 선택에 공통으로 관계하는 로우어드레스신호 RA11를 공통으로 입력하고, 디코딩용의 로우어드레스신호(RA3,RA4 ,RA5),(RA6,RA7) 및 (RA8,RA9)을 각각 입력한다.
상기 부우스트회로(41,42,43,44)와 로우어드레스 프리디코더(45,46)로 입력되는 로우어드레스신호들의 상태를 보다 상세히 알아보기 위하여 제4(a)도를 참조하면, 좌상의 메인블럭 ULA내의 서브블럭 선택을 담당하는 노아게이트(41a)와 우상의 메인블럭 URA내의 서브블럭 선택을 담당하는 노아게이트(42a)를 공통으로 제어하는 부우스트 클럭 제너레이터(50)은 메인블럭 ULA 및 URA 선택에 공통으로 관계하는 로우어드레스신호 RA10를 입력한다. 상기 노아게이트(41a)는 좌상의 메인블럭 ULA선택에 관계하는 로우어드레스신호 RA11와 기타 서브블럭 디코딩을 위한 로우어드레스신호 RA0, RA1,RA2를 입력한다.
마찬가지로 상기 노아게이트(41a)는 상기 공통으로 인가되는 메인블럭 ULA 선택용의 로우어드레스신호RA11을 제외한 3개의 로우어드레스신호 RA0, RA1,RA2의 조합에 의해 형성되는 8개의 논리게이트(NOR형)로 구성된 것을 표시한 것이다. 다른 노아게이트(42a,43a,44a)도 마찬가지이다. 그리고, 우상의 메인블럭 URA내의 서브블럭 선택을 담당하는 노아게이트(42a)에는 URA선택에 관계하는 로우어드레스신호 RA11 공통으로 입력되고 하나의 서브블럭을 담당하는 8개의 조합을 만들기 위하여 세개의 로우어드레스신호 RA0, RA1, RA2가 입력된다. 그리고, 우의 메인블럭 URA,LRA에 해당하는 제4도의 로우디코더(48)를 제어하는 우의 로우어드레스 프리디코더(46)을 구성하는 앤드게이트(46a)(46b) 및 (46c)는, 로우어드레스 프리디코더 RA11을 공통으로 입력하고, 디코딩용의 로우어드레스신호(RA3,RA4,RA5), (RA6,RA7) 및 (RA8,RA9)을 각각 입력한다.
상술한 바와 같이, 본 발명은 다수개의 서브블럭을 가지는 반도체 메모리 장치에 있어서, 종래기술에서 각 메인블럭마다 활성화시키던 서브블럭들의 수만큼을 선택된 하나의 메인블럭내의 서브블럭들을 활성화시키도록 함으로써 주변회로에서의 과도한 전력소모를 줄이는 효과가 있다.

Claims (2)

  1. 다수개의 서브블럭들로 구성된 제1,제2,제3 및 제4메인블럭을 가지는 반도체 메모리 장치에 있어서, 제1로우어드레스신호와 제2로우어드레스신호를 입력하여 상기 제1,제2,제3 및 제4메인블럭중 하나를 선택하는 블럭선택수단과, 상기 제1로우어드레스신호의 상보어드레스신호와 상기 제2로우어드레스신호의 상보어드레스신호를 입력하여 상기 제1메인블럭내의 서브블럭들을 선택하는 다수개의 제1부우스트회로와, 상기 제1로우어드레스신호의 상보어드레스신호와 상기 제2로우어드레스신호를 입력하여 상기 제2메인블럭내의 서브블럭들중 하나를 선택하는 다수개의 제2부우스트회로와, 상기 제1로우어드레스신호와 상기 제2로우어드레스신호의 상보어드레스신호를 입력하여 상기 제3메인블럭내의 서브블럭들을 선택하는 다수개의 제3부우스트회로와, 상기 제1로우어드레스신호와 상기 제2로우어드레스신호를 입력하여 상기 제4메인블럭내의 서브블럭들을 선택하는 제4부우스트회로와, 상기 제2로우어드레스신호의 상보어드레스신호를 입력하여, 상기 제1 및 제3메인블럭내의 서브블럭들의 워드라인들을 선택하는 다수개의 제1로우어드레스 프리디코더와, 상기 제2로우어드레스신호를 입력하여 상기 제2 및 제4메인블럭내의 서브블럭들의 워드라인들을 선택하는 다수개의 제2로우어드레스 프리디코더를 구비하여, 선택된 어느하나의 메인블럭내에서 적어도 상기 메인블럭들 개수의 서브블럭들이 동시에 활성화됨을 특징으로 반도체 메모리 장치.
  2. 메모리셀을 가지는 복수의 서브블럭들을 각각 포함하는 복수의 메인블럭들과, 상기 서브블럭들과 접속하도록 배열되는 복수의 워드라인들을 가지는 반도체 메모리 장치에 있어서, 제1,제2,제3,제4,제5,제6,제7,제8,제9,제10,제11 및 제12로우어드레스신호들 및 그 상보 로우어드레스신호들을 입력하는 수단과, 상기 제12상보 로우어드레스신호의 입력에 대응하여 제1메인블럭내의 지정된 서브블럭들을 선택하기 위하여 상기 제1,제2, 및 제3로우어드레스신호들을 입력하도록 접속되는 제1서브블럭선택수단과, 상기 제12로우어드레스신호의 입력에 대응하여 제2메인블럭내의 지정된 서브블럭들을 선택하기 위하여 상기 제1,제2 및 제3상보 로우어드레스신호들을 입력하도록 접속되는 제2서브블럭선택수단과, 상기 제12상보 로우어드레스신호의 입력에 대응하여 제3메인블럭내의 지정된 서브블럭들을 선택하기 위하여 상기 제1,제2 및 제3로우어드레스신호들을 입력하도록 접속되는 제3서브블럭선택수단과, 상기 제12로우어드레스신호의 입력에 대응하여 제4메인블럭내의 지정된 서브블럭들을 선택하기 위하여 상기 제1, 제2, 및 제3상보 로우어드레스신호들을 입력하도록 접속되는 제4서브블럭선택수단과, 상기 제1 및 제3메인블럭의 지정된 서브블럭의 워드라인을 선택하기 위하여 상기 제3,제4, 제5,제6,제7,제8,제9 및 제12상보 로우어드레스신호들에 응답하는 제1로우어드레스 프리디코더와, 상기 제2 및 제4메인블럭의 지정된 서브블럭의 워드라인을 선택하기 위하여 상기 제3,제4,제5,제6,제7,제8,제9로우어드레스신호 및 제12상보 로우어드레스신호들에 응답하는 제2로우 어드레스 프리디코더를 구비함을 특징으로 하는 반도체 메모리 장치.
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