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KR950004616A - 광전자집적회로 및 그 제조방법 - Google Patents

광전자집적회로 및 그 제조방법 Download PDF

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KR950004616A
KR950004616A KR1019940016064A KR19940016064A KR950004616A KR 950004616 A KR950004616 A KR 950004616A KR 1019940016064 A KR1019940016064 A KR 1019940016064A KR 19940016064 A KR19940016064 A KR 19940016064A KR 950004616 A KR950004616 A KR 950004616A
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고로 사사키
히로시 야노
소사크 사와다
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쿠라우찌 노리타카
스미도모덴기고오교오 가부시기가이샤
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Abstract

본 발명은, 광소자와 전자소자가 모노리드식으로 집적해서 형성되어, 광파이버 통신등에 사용되는 광전자집적회로 및 제조방법에 관한 것으로서 프로세스불량이 저감되는 동시에, 광변환효율 및 저항안정성이 향상되는 회로 및 방법을 제공하는 것을 목적으로 하며, 그 구성에 있어서 이 광전자 집적회로에서는, 반도체 기판(1)위에 광소자의 pin-PD와 전자소자의 HBT가 모놀리드식으로 집적해서 형성되어 있다. 반도체 기판(1)의 표면영역에는, 오목형상단차부(4)가 소정의 길이를 가지고 오목형상으로 형성되어 있다. 오목형상단차부(4)의 안쪽영역에는, pin-PD영역(2)로서 pin-PD가 제 1 의 트랜지스터층위에 적층한 포토다이오드층에 기초해서 구성되어 있다. 한편, 오목형상단차부(4)의 주변영역에는, HBT영역(3)으로서 HBT가 제 1 의 트랜지스터층과 분리해서 성형된 제 2 의 트랜지스터층에만 기초해서 구성되어 있다. 여기서, HBT의 두께에 대한 pin-PD의 두께의 차가 오목형상 단차부(4)의 깊이에 따라서 완충되므로, pin-PD 및 HBT는 대략 동일한 높이를 가지도록 형성되는 것을 특징으로 한 것이다.

Description

광전자집적회로 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명의 광전자 집적회로에 관한 일실시예의 요부구조를 표시한 단면도.

Claims (19)

  1. 반도체기판과, 이 반도체기판의 제 1 의 표면영역내에 형성된 pin형 포토다이오드와, 상기 반도체기판의 제 2 의 표면영역내에 상기 pin형 포토다이오드와 전기적으로 접속해서 헤테로접합 쌍극성트랜지스터를 구비하고, 상기 pin형 포토다이오드는, 상기 제 1 의 표면영역위에 순차 적층해서 형성된 제 1 의 콜렉터층, 제 1 의 베이스층, 제 1 의 터널배리어층 및 제 1 의 이미터캡층으로 이루어진 제 1 의 트랜지스터층과, 이 제 1 의 트랜지스터층위에 순차적층해서 형성된 제 1 도전형층, 고저항성층 및 제 2 도전형층으로 이루어진 포토다이오드층과, 상기 제 1 도전형층 및 상기 제 2 도전형층위에 각각 형성된 제 1 의 전극층으로 구성되어 있으며, 상기 헤테로접합 쌍극성트랜지스터는, 상기 제 2 의 표면영역위에 순차 적층해서 형성된 제 2 의 콜렉터층, 제 2 의 베이스층, 제 2 의 터널베리어층 및 제 2 의 이미터캡층으로 이루어져 상기 제 1 의 트랜지스터층과 분리해서 형성된 제 2 의 트랜지스터층과, 상기 제 2 의 콜렉터층, 상기 제 2 의 베이스층 및 상기 제 2 의 이미터캡층위에 각각 형성된 제 2 의 전극층으로부터 구성되어 있는 것을 특징으로 하는 광전자집접회로.
  2. 제 1 항에 있어서, 상기 제1 및 제 2 의 표면영역은, 소정의 깊이를 가진 오목형상으로 형성된 오목형상단차부의 안쪽영역 및 주변영역으로서 각각 구성되어 있는 것을 특징으로 하는 광전자집적회로.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 pin형 포토다이오드 또는 상기 헤테로접합형 쌍극성트랜지스터와 전기적으로 접속된 금속저항층이, 상기 반도체기판의 제 3 의 표면영역위에 형성되어 있는 것을 특징으로 하는 광전자집적회로.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 제1 및 제 2 의 전극층은, 다같이 최하층으로서 pt층을 포함한 다층구조를 가지고 동일한 재료에 의해 형성되어 있는 것을 특징으로 하는 광전자집적회로.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 반도체기판 , 상기 제1 및 제 2 의 콜렉터층, 상기 제1 및 제 2 의 베이스층, 상기 제1 및 제 2 의 터널배리어층, 상기 제1 및 제 2 의 이미터캡층, 상기 제 1 도전형층, 상기 고저항성층 및 상기 제 2 도전형층은 각각 Inp, n형 GaInAs, p형 GaInAs, n형 Inp,n형 GaInAs, n형 Inp,i형 GaInAs및 p형 GaInAs로 형성되어 있는 것을 특징으로 하는 광전자집적회로.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 반도체기판 , 상기 제1 및 제 2 의 콜렉터층, 상기 제1 및 제 2 의 베이스층, 상기 제1 및 제 2 의 터널배리어층, 상기 제1 및 제 2 의 이미터캡층, 상기 제 1 도전형층, 상기 고저항성층 및 상기 제 2 도전형층은 각각 Inp, n형 GaInAs, P형 GaInAs, n형 Inp, n형 GaInAs, n형, GaInAs i형 GaInAs 및 p형 GaInAs로 형성되어 있는 것을 특징으로 하는 광전자집적회로.
  7. 반도체기판위에 콜랙터층, 베이스층, 터널배리어층, 이미터캡층, 제 1 도전형층, 고저항성층 및 제 2 도전형층을 순차 에피택셜 성장해서 형성하는 제 1 의 공정과, 상기 제 2 도전형층, 상기 고저항성층 및 상기 제 1 도전형층을 각각 부분적으로 순차 에칭제거하고, 상기 반도체기판의 제 1 의 표면영역위에 pin형 포토다이오드를 형성하는 제 2 의 공정과, 상기 이미터캡층, 상기 베이스층 및 상기 콜렉터층을 각각 부분적으로 순차 에칭제거하고, 상기 반도체기판의 제 2 의 표면영역위에 헤테로 접합 쌍극성트랜지스터를 형성하는 제 3 의 공정과, 상기 제 1 도전형층, 상기 제 2 도전형층, 상기 콜렉터층, 상기 베이스층 및 상기 이미터캡층위에 각각 소정의 전극을 형성하는 제 4 의 공정을 구비하는 것을 특징으로 하는 광전자집적회로의 제조방법.
  8. 제 7 항에 있어서, 상기 제 1 공정은, 먼저 상기 반도체기판을 부분적으로 에칭제거하고, 소정의 깊이를 가진 오목형상단차부의 안쪽영역 및 주변영역으로서 상기 제1 및 제 2 의 표면영역을 각각 형성하는 것을 특징으로 하는 광전자집적회로의 제조방법.
  9. 제 7 항 또는 제 8 항에 있어서, 상기 제 1 의 공정은, 상기 이미터캡층 및 상기 제 1 도전형층을 상호간에 다른 재료로 형성하는 것을 특징으로 하는 광전자집적회로의 제조방법.
  10. 제 7 항 또는 제 8 항에 있어서, 상기 제 1 의 공정은, 상기 이미터캡층 및 상기 제 1 도전형층을 다같이 동일한 재료로 공통층으로서 형성하는 것을 특징으로 하는 광전자집적회로의 제조방법.
  11. 제 7 항 또는 제 8 항에 있어서, 상기 제 4 의 공정은, 상기 pin형 포토다이오드 또는 상기 헤테로 접합형 쌍극성트랜지스터와 전기적으로 접속된 금속저항층을 상기 반도체기판의 제 3 의 표면영역위에 또 형성하는 것을 특징으로 하는 광전자집적회로의 제조방법.
  12. 제 7 항 또는 제 8 항에 있어서, 상기 제 4 의 공정은, 상기 전극층을 동시에 형성하는 것을 특징으로 하는 광전자집적회로의 제조방법.
  13. 제 8 항에 있어서, 상기 제 1 의 공정은, 상기 반도체기판의 소정의 표면영역을 에칭제거하므로서 제 1 의 위치조정마크를 형성하고, 해당 제 1 의 위치조정마크에 기초한 위치맞춤을 행하여 해당 반도체기판위에 제 1 의 위치조정마크에 기초한 위치맞춤을 행하여 해당 반도체기판위에 제 1 의 에칭마스크를 형성한 후, 해당 제 1 의 에칭마스크에 대응해서 상기 오목형상 단차부를 형성하고, 상기 제 2 의 공정은, 상기 제 1 의 위치조정마크에 기초한 위치맞춤을 행하여 상기 제 2 도전형층의 소정의 표면영역을 에칭제거하므로서 제 2 의 위치조정마크를 형성하고, 해당 제 2 의 위치조정마크에 기초한 위치맞춤을 행하여 해당 제 2 도전형층위에 제 2 의 에칭마스크를 형성한 후, 해당 제 2 의 에칭마스크에 대응해서 상기 pin형 포토다이오드를 형성하고, 상기 제 3 의 공정은, 상기 제 2 의 위치조정마크에 기초한 위치맞춤을 행하여 상기 이미터캡층 위에 제 3 의 에칭마스크를 형성한 후, 해당 제 3 의 에칭마스크에 대응해서 상기 헤테로접합 쌍극성트랜지스터를 형성하는 것을 특징으로 하는 광전자집적회로의 제조방법.
  14. 제 9 항에 있어서, 상기 제 1 의 공정은, 상기 반도체기판, 상기 콜렉터층, 상기 베이스층, 상기 터널배리어층, 상기 이미터캡층, 상기 제 1 도전형층, 상기 고저항성층 및 상기 제 2 도전형층은 각각 Inp, n형 GaInAs, p형 GaInAs, n형 Inp, m형 GaInAs, n형, Inp i형 GaInAs 및 p형 GaInAs로 형성하는 것을 특징으로 하는 광전자집적회로의 제조방법.
  15. 제10항에 있어서, 상기 제 1 공정은, 상기 반도체기판, 상기 콜렉터층, 상기 베이스층, 상기 터널배리어층, 상기 이미터캡층, 상기 제 1 도전형층, 상기 고저항성층 및 상기 제 2 도전형층은 각각 Inp, n형 GaInAs, p형 GaInAs, n형 Inp, n형 GaInAs, n형 GaInAs, n형 GaInAs, i형 GaInAs, P형 GaInAs로 형성하는 것을 특징으로 하는 광전자집적회로의 제조방법.
  16. 제 10항에 있어서, 상기 제 1 의 공정은, 상기 공통층의 구성재료에 대해서 서로 다른 밴드갭 에너지를 가진 재료로 이루어진 에칭스톱층을 해당 공통층의 내부 또는 해당 공통층과 상기 고저항층과의 접합부에 형성하는 것을 특징으로 하는 광전자집적회로의 제조방법.
  17. 제12항에 있어서, 상기 제 4 의 공정은, 최하층으로서 pt층을 포함한 다층구조를 가지고 상기 전극층을 형성하는 것을 특징으로 하는 광전자집적회로의 제조방법.
  18. 제12항에 있어서, 상기 제 4 의 공정은, 상기 pin형 포토다이오드 또는 상기 헤테로접합형 쌍극성트랜지스터와 전기적으로 접속된 금속배선층을 상기 반도체기판의 제 4 의 표면영역위에 상기 전극층과 동시에 형성하는 것을 특징으로 하는 광전자집적회로의 제조방법.
  19. 제13항에 있어서, 상기 제 1 의 공정은, 오목부를 평면적으로 배열한 소정의 패턴으로서 상기 제 1 의 위치조정마크를 형성하는 것을 특징으로 하는 광전자집적회로의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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