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KR0171649B1 - 광전자집적회로 및 그 제조방법 - Google Patents

광전자집적회로 및 그 제조방법 Download PDF

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KR0171649B1
KR0171649B1 KR1019940016064A KR19940016064A KR0171649B1 KR 0171649 B1 KR0171649 B1 KR 0171649B1 KR 1019940016064 A KR1019940016064 A KR 1019940016064A KR 19940016064 A KR19940016064 A KR 19940016064A KR 0171649 B1 KR0171649 B1 KR 0171649B1
Authority
KR
South Korea
Prior art keywords
layer
type
pin
semiconductor substrate
integrated circuit
Prior art date
Application number
KR1019940016064A
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English (en)
Other versions
KR950004616A (ko
Inventor
켄타로 도오구치
고로 사사키
히로시 야노
소사크 사와다
Original Assignee
쿠라우찌 노리타카
스미도모덴기고오교오 가부시기가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 쿠라우찌 노리타카, 스미도모덴기고오교오 가부시기가이샤 filed Critical 쿠라우찌 노리타카
Publication of KR950004616A publication Critical patent/KR950004616A/ko
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Publication of KR0171649B1 publication Critical patent/KR0171649B1/ko

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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  • Solid State Image Pick-Up Elements (AREA)
  • Bipolar Transistors (AREA)
  • Light Receiving Elements (AREA)

Abstract

본 발명은, 광소자와 전자소자가 모놀리드식으로 집적해서 형성되어, 광파이버통신 등에 사용되는 광전자집적회로 및 그 제조방법에 관한 것으로서, 프로세스 불량이 저감되는 동시에, 광변환효율 및 저항안정성이 향상되는 회로 및 방법을 제공하는 것을 목적으로 하며, 그 구성에 있어서 이 광전자 집적회로에서는, 반도체기판(1)위에 광소자의 pin-PD와 전자소자의 HBT가 모놀리드식으로 집적해서 형성되어 있다. 반도체기판(1)의 표면영역에는, 오목형상단차부(4)가 소정의 길이를 가지고 오목형상으로 형성되어 있다. 오목형상단차부(4)의 안쪽영역에는, pin-PD영역(2)로서 pin-PD가 제1의 트랜지스터층위에 적층한 포토다이오드층에 기초해서 구성되어 있다. 한편, 오목형상단차부(4)의 주변영역에는, HBT영역(3)으로서 HBT가 제1의 트랜지스터층과 분리해서 성형된 제 2의 트랜지스터층에만 기초해서 구성되어 있다. 여기서, HBT의 두께에 대한 pin-PD의 두께의 차가 오목형상 단차부(4)의 깊이에 따라서 완충되므로, pin-PD 및 HBT는 대략 동일한 높이를 가지도록 형성되는 것을 특징으로 한 것이다.

Description

광전자집적회로 및 그 제조방법
제1도는 본 발명의 광전자집적회로에 관한 일실시예의 주요부구조를 표시한 단면도.
제2도는 제1도의 광전자집적회로의 전체구조를 표시한 평면도.
제3도는 제2도의 헤테로접합 쌍극성 트랜지스터의 상세한 구조를 표시한 평면도.
제4도는 제1도의 광전자집적회로의 제조방법을 표시한 공정단면도.
제5도는 제1도의 광전자집적회로의 제조방법을 표시한 공정단면도.
제6도는 제1도의 광전자집적회로의 제조방법을 표시한 공정단면도.
제7도는 제1도의 광전자집적회로의 제조방법을 표시한 공정단면도.
제8도는 제1도의 광전자집적회로를 형성하는 칩영역으로 구성된 반도체기판을 표시한 평면도.
제9도는 제8도의 위치조정마크의 배열을 표시한 평면도.
제10도는 제1도의 광전자집적회로에 관한 일변형예의 주요부구조를 표시한 단면도.
제11도는 제10도의 광전자집적회로에 관한 제1 및 제2변형예의 주요부구조를 각각 표시한 단면도.
제12도는 제10도의 광전자집적회로에 관한 제1 및 제2변형예의 주요부구조를 각각 표시한 단면도.
제13도는 제1도의 광전자집적회로의 제조방법에 관한 일변형예를 표시한 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : pin-PD영역
3 : HBT영역 4 : 오목형상단차부
11,12 : 콜렉터층 13 : 베이스층
14 : 이미터캡층 15 : n형층
16 : i형층 17 : p형층
18 : 터널배리어층 19 : 에칭스톱층
21,23,25 : 절연층 22 : 금속저항층
24,26 : 금속배선층 27 : 반사방지막
31 : 음극전극층 32 : 양극전극층
33 : 클렉터전극층 34 : 베이스전극층
35 : 이미터전극층 40 : 칩영역
41 : 위치조정마크(alignment mark)
42 : 오목부
본 발명은, 광소자와 전자소자가 모놀리드식으로 집적해서 형성되어, 광파이버통신 등에 사용되는 광전자집적회로 및 그 제조방법에 관한 것이다.
종래, 광파이버통신 등에 사용되는 수신프런트엔드로서, 수광소자의 pin형포토다이오드(pin-PD) 및 전자소자의 헤테로접합 쌍극성트랜지스터(HBT)를 InP반도체기판위에서 모놀리드식으로 집적해서 구성된 광전자집적회로(OEIC)가 개발되어 있다.
또한, 이와 같은 선행기술에 관해서는, 문헌 IEEE Photonics Technology Letters, vol.2, no.7, pp.505-506, July 1990 등에 상세히 기재되어 있다.
상기 종래의 광전자집적회로에서는, 반도체기판위에 포토다이오드층 및 트랜지스터층을 순차적으로 에피택셜성장해서 적층한 후, pin-PD영역에서는 트랜지스터층을 제거해서 포토다이오드층을 성형하고, HBT영역에서는 트랜지스터층을 성형함으로써, pin-PD 및 HBT가 각각 제조되고 있다. 그 때문에, pin-PD는 포토다이오드층으로부터만 형성되고 있으나, HBT는 포토다이오드층위에 트랜지스터층을 적층해서 형성되어 있다.
그러나, 일반적으로 포토다이오드층의 두께는 2∼3㎛정도이며, 트랜지스터층의 두께는 1㎛정도이므로, pin-PD와 HBT에서는 두께방향에 있어서 큰 단차를 발생하게 된다. 그 때문에, 에칭마스크작성시에 도포한 레지스트막에 불균일한 얼룩이 발생해서 마스크불량을 일으키거나, 각 소자 형성후에 배설한 금속배선에 절단 손상이 발생하는 등의 제조상의 문제가 있다.
또, pin-PD와 HBT와의 단차를 확대하지 않기 위해 Pin-PD의 두께를 크게 할 수 없으므로, 수광한 광의 변환효율이 낮다고 하는 문제가 있다.
또, 전자회로내의 저항이 에피택셜성장시킨 반도체층을 사용해서 형성되어 있으므로, 온도에 대해서 저항치의 변동이 크게 된다고 하는 문제가 있다.
그래서, 본 발명은, 이상의 문제점에 비추어 이루어진 것이며, 프로세스불량이 저감되는 동시에, 광변환효율 및 저항안정성이 향상되는 광전자집적회로 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 광전자집적회로는, 상기의 목적을 달성하기 위하여, 반도체기판과, 이 반도체기판의 제1의 표면영역내에 형성된 pin형 포토다이오드와, 반도체기판의 제2의 표면영역내에 Pin형 포토다이오드와 전기적으로 접속해서 형성된 헤테로접합 쌍극성트랜지스터를 구비한다. 여기서, pin형 포토다이오드는, 제1의 표면영역위에 순차적층해서 형성된 제1의 콜렉터층, 제1의 베이스층, 제1의 터널 배리어층 및 제1의 이미터캡층으로 이루어진 제1의 트랜지스터층과, 이 제1의 트랜지스터층위에 순차적층해서 형성된 제1도전형층, 고저항성층 및 제2도전형층으로 이루어진 포토다이오드층과, 제1도전형층 및 제2도전형층위에 각각 형성된 제1의 전극층으로 구성되어 있고, 헤테로접합 쌍극성트랜지스터는, 제2의 표면영역위에 순차적층해서 형성된 제2의 콜렉터층, 제2의 베이스층, 제2의 터널배리어층 및 제2의 이미터캡층으로 이루어져 제1의 트랜지스터층과 분리해서 형성된 제2의 트랜지스터층과, 제2의 콜렉터층, 제2의 베이스층 및 제2의 이미터캡층 위에 각각 형성된 제2의 전극층으로 구성되어 있는 것을 특징으로 한다.
여기서, 제1 및 제2의 표면영역은, 소정의 깊이를 가진 오목형상으로 형성된 오목형상단차부의 안쪽영역 및 주변영역으로서 각각 구성되어 있는 것을 특징으로 해도 된다.
또, pin형 포토다이오드 또는 헤테로접합형 쌍극성트랜지스터와 전기적으로 접속된 금속저항층이, 반도체기판의 제3의 표면영역위에 형성되어 있는 것을 특징으로 해도 된다.
또, 제1 및 제2의 전극층은, 다같이 최하층으로서 Pt층을 함유한 다층구조를 가지고 동일한 재료로 형성되어 있는 것을 특징으로 해도 된다.
본 발명의 광전자집적회로의 제조방법은, 상기의 목적을 달성하기 위하여, 반도체기판위에 콜렉터층, 베이스층, 터널배리어층, 이미터캡층, 제1도전형층, 고저항성층 및 제2도전형층을 순차적으로 에피택셜성장해서 형성하는 제1의 공정과, 제2도전형층, 고저항성층 및 제1도전형층을 각각 부분적으로 순차에칭제거하고, 반도체기판의 제1의 표면영역위에 pin형 포토다이오드를 형성하는 제2의 공정과, 이미터캡층, 베이스층 및 콜렉터층을 각각 부분적으로 순차에칭제거하고, 상기 반도체기판의 제2의 표면영역위에 헤테로접합 쌍극성트랜지스터를 형성하는 제3의 공정과, 제1도전형층, 제2도전형층, 콜렉터층, 베이스층 및 이미터캡층위에 각각 소정의 전극을 형성하는 제4의 공정을 구비하는 것을 특징으로 한다.
여기서, 제1의 공정은, 먼저 반도체기판을 부분적으로 에칭제거하고, 소정의 깊이를 가진 오목형상단차부의 안쪽영역 및 주변영역으로서 제1 및 제2의 표면영역을 각각 형성하는 것을 특징으로 해도 된다. 이 경우, 제1의 공정은, 반도체기판의 소정의 표면영역을 에칭제거함으로써 제1의 위치조정마크를 형성하고, 해당 제1의 위치조정마크에 기초한 위치맞춤을 행하여 해당 반도체기판위에 제1의 에칭마스크를 형성한 후, 해당 제1의 에칭마스크에 대응해서 오목형상단차부를 형성하고, 제2의 공정은, 제1의 위치조정마크에 기초한 위치맞춤을 행하여 제2도전형층의 소정의 표면영역을 에칭제거함으로써 제2의 위치조정마크를 형성하고, 해당 제2의 위치조정마크에 기초한 위치맞춤을 행하여 해당 제2도전형층위에 제2의 에칭마스크를 형성한 후, 해당 제2의 에칭마스크에 대응해서 상기 pin형 포토다이오드를 형성하고, 제3의 공정은, 제2의 위치조정마크에 기초한 위치맞춤을 행하여 이미터캡층위에 제3의 에칭마스크를 형성한 후, 해당 제3의 에칭마스크에 대응해서 상기 헤테로접합 쌍극성트랜지스터를 형성하는 것이 바람직하다. 또한, 제1의 공정은, 오목부를 평면적으로 배열한 소정의 패턴으로서 제1의 위치조정마크를 형성하는 것이 바람직하다.
또, 제1의 공정은, 이미터캡층 및 제1도전형층을 상호간에 다른 재료에 의해 형성하는 것을 특징으로 해도 된다.
또, 제1의 공정은, 이미터캡층 및 제1도전형층을 다같이 동일한 재료에 의해 공통층으로서 형성하는 것을 특징으로 해도 된다. 이 경우, 제1의 공정은, 공통층의 구성재료에 대해서 다른 밴드갭에너지를 가진 재료로 이루어진 에칭스톱층을 해당 공통층의 내부 또는 해당 공통층과 고저항층과의 접합부에 형성하는 것이 바람직하다.
또, 제4의 공정은, pin형 포토다이오드 또는 헤테로접합형 쌍극성트랜지스터와 전기적으로 접속된 금속저항층을 반도체기판의 제3의 표면영역위에 또 형성하는 것을 특징으로 해도 된다.
또, 제4의 공정은, 전극층을 동시에 형성하는 것을 특징으로 해도 된다.
이 경우, 제4의 공정은, 최하층으로서 Pt층을 포함한 다층구조를 가지고 전극층을 형성하는 것이 바람직하다. 한편, 제4의 공정은, pin형 포토다이오드 또는 헤테로접합형 쌍극성트랜지스터와 전기적으로 접속된 금속배선층을 반도체기판의 제4의 표면영역위에 전극층과 동시에 형성하는 것이 바람직하다.
본 발명의 광전자집적회로에 있어서는, 반도체기판의 제1의 표면영역내에서는, pin형 포토다이오드가 제1의 트랜지스터층위에 적충한 포토다이오드층에 기초해서 구성되어 있다. 한편, 반도체기판의 제2의 표면영역내에서는, 헤테로접합 쌍극성트랜지스터가 제1의 트랜지스터층과 분리해서 성형된 제2의 트랜지스터층에만 기초해서 구성되어 있다. 통상, 1개의 pin형 포토다이오드에 대해서 복수개의 헤테로접합 쌍극성트랜지스터가 집적해서 형성되기 때문에, 보다 개수가 많은 헤테로접합 쌍극성트랜지스터의 두께가 pin형 포토다이오드의 두께에 의존하지 않고 설정된다. 따라서, pin형 포토다이오드에 있어서의 고저항성층의 두께가 큰 자유도에 의해 설정되게 된다.
여기서, 반도체기판의 제1의 표면영역이 오목형상 단차부의 안쪽영역이며, 반도체기판의 제2의 표면영역이 오목형상단차부의 주변영역인 경우, 헤테로접합 쌍극성트랜지스터의 두께에 대한 pin형 포토다이오드의 두께의 차가 오목형상단차부의 깊이에 의해서 완충되고 있다. 그 때문에, pin형 포토다이오드 및 헤테로접합 쌍극성트랜지스터는 대략 동일 높이를 가지도록 형성된다.
또, pin형 포토다이오드 또는 헤테로접합형 쌍극성트랜지스터와 전기적으로 접속된 금속저항층이 형성되어 있는 경우, 이 저항층을 반도체로 형성하는 경우와 비교해서, 온도에 대한 저항치의 변동이 저감되어 있다.
또, 제1 및 제2의 전극층이 다같이 최하층으로서 Pt층을 포함해서 동일한 재료로 형성되어 있는 경우, 이들의 전극층의 최하층을 Pt층이외의 것으로 형성하는 경우와 비교해서, 각 반도체층에 대한 전극특성이 향상된다.
본 발명의 광전자집적회로의 제조방법에 있어서는, 제1의 공정에서 반도체기판위에 트랜지스터층 및 포토다이오드층을 순차 적층해서 형성하고, 제2의 공정에서 상층으로서 노출된 포토다이오드층을 구성하는 각 반도체층을 순차성형하고, 제3의 공정에서 포토다이오드층을 제거해서 노출된 트랜지스터층을 구성하는 각 반도체층을 순차성형한다. 그 때문에, 반도체기판의 제1의 표면영역위에는, pin형 포토다이오드가 트랜지스터층위에 적층한 포토다이오드층에 기초해서 구성된다.
한편, 반도체기판의 제 2의 표면영역위에는, 헤테로접합 쌍극성트랜지스터가 트랜지스터층에만 기초해서 구성된다. 통상, 1개의 pin포토다이오드에 대해서 복수개의 헤테로접합 쌍극성트랜지스터가 집적해서 형성되므로, 보다 개수가 많은 헤테로접합 쌍극성트랜지스터의 두께가 pin형 포토다이오드의 두께에 의존하지 않고 설정된다. 따라서, pin형 포토다이오드에 있어서의 고저항성층의 두께가 큰 자유도에 의해 설정되게 된다.
여기서, 제1의 공정에서 반도체기판에 오목형상단차부를 형성한 후에 트랜지스터층 및 포토다이오드층을 순차 적층하는 경우, pin형 포토다이오드가 오목형상단차부의 안쪽영역위에 형성되고, 헤테로접합 쌍극성트랜지스터가 오목형성단차부의 주변영역위에 형성된다. 그 때문에, 헤테로접합 쌍극성트랜지스터의 두께에 대한 pin형 포토다이오드의 두께의 차가 오목형상단차부의 깊이에 따라서 완층되므로, pin형 포토다이오드 및 헤테로접합 쌍극성트랜지스터는 대략 동일한 높이를 가지도록 형성된다.
이 경우, 제1의 공정에서 반도체기판에 형성한 제1의 위치조정마크에 기초해서 위치맞춤을 행하여 오목형상 단차부를 형성하고, 제2의 공정에서 제1의 위치조정마크에 기초해서 위치맞춤을 행하여 최상의 반도체층 위에 제2의 위치조정 마크를 형성하고, 제2 및 제3의 공정에서 제2의 위치조정마크에 기초해서 위치 맞춤을 행하여 pin형 포토다이오드 및 헤테로접합 쌍극성트랜지스터를 각각 형성한다. 그 때문에, pin형 포토다이오드 및 헤테로접합 쌍극성트랜지스터가 각각 오목형상 단차부의 안쪽영역 및 주변영역위에 높은 위치조정 정밀도로 배치된다.
또한, 제1의 공정에서 오목부를 평면적으로 배열해서 제1의 위치조정마크를 형성하고, 반도체기판위에 트랜지스터층 및 포토다이오드층을 구성하는 각 반도체층을 순차 에피택셜 성장시킨다. 그 때문에, 볼록부를 평면적으로 배열해서 제1의 위치조정마크를 형성하는 경우와 비교해서, 반도체기판표면의 다른 결정면에 대한 반도체층의 성장속도의 차가 저감되므로, 성장과정에서 발생되는 반도체층의 변형이 억제된다.
또, 제1의 공정에서 반도체기판위에 이미터캡층 및 제1도전형층, 즉 트랜지스터층 및 포토다이오드층이 접합하고 있는 경계영역의 반도체층을 상호간에 다른 재료에 의해 적층한다. 이때, 제2의 공정에서 이들의 반도체층의 재료에 대응해서 부식제를 적당히 선택해서 성형하면, 이미터캡층을 동시에 에칭제거하지 않도록 제1도전형층이 에칭제거된다. 그 때문에, pin형 포토다이오드를 형성한 후에, 헤테로접합 쌍극성트랜지스터가 소망대로 높은 신뢰성으로 형성된다.
또, 제1의 공정에서 이미터캡층 및 제1도전형층을 다같이 동일한 재료에 의해 공통층으로서 형성한다. 그 때문에, 이들의 반도체층을 다른 재료에 의해 형성하는 경우와 비교해서, 에피택셜성장의 일공정이 삭감되므로, 작업공정이 단축된다.
이 경우, 제1의 공정에서 에칭스톱층을 공통층의 내부 또는 공통층과 고저항성층과의 접합부에 형성한다. 이때, 제2의 공정에서 이들의 반도체층의 재료에 대응해서 부식제를 적당히 선택해서 성형함으로써, pin형 포토다이오드를 구성하는 공통층을 에칭제거할 때에, 헤테로접합 쌍극성트랜지스터를 구성하는 공통층이 동시에 에칭제거되지 않는다. 그 때문에, pin형 포토다이오드를 형성한 후에, 헤테로접합 쌍극성트랜지스터가 소망대로 높은 신뢰성에 의해 형성된다.
또, 제4의 공정에서 Pin형 포토다이오드 또는 헤테로접합형 쌍극성트랜지스터와 전기적으로 접속된 금속저항층을 형성한다. 그 때문에, 이 저항층을 반도체로 형성하는 경우와 비교해서, 온도에 대한 저항치의 변동이 저감된다.
또, 제4의 공정에서 전극층을 동시에 형성한다. 그 때문에, 이들의 전극층중에서 오오믹접촉성의 도전형이 다른 것을 서로 다른 공정으로 형성하는 경우와 비교해서, 전극형성의 일공정이 삭감되므로, 작업공정이 단축된다.
이 경우, 제4의 공정에서 최하층으로서 Pt층을 포함해서 전극층을 형성한다. 그 때문에, 이들의 전극층의 최하층을 Pt층 이외의 것으로 형성하는 경우와 비교해서, 각 반도체층에 대한 전극특성이 향상된다. 한편, 제4의 공정에서 pin형 포토다이오드 또는 헤테로접합형 쌍극성트랜지스터와 전기적으로 접속된 금속배선층을 전극층과 동시에 형성한다. 그 때문에, 이들의 전극층 및 금속배선층을 서로 다른 공정으로 형성하는 경우와 비교해서, 전극 및 배선형성의 일공정이 삭감되므로, 작업공정이 한층 더 단축된다.
이하, 본 발명에 관한 실시예의 구성 및 작용에 대해서 , 제1도 내지 제13도를 참조해서 설명한다. 또한, 도면의 설명에 있어서는 동일요소에는 동일부호를 붙이고, 중복되는 설명을 생략한다.
제1도는, 본 발명의 광전자집적회로에 관한 일실시예의 주요부구조를 표시한 단면도이다. 제2도는, 제1도의 광전자집적회로의 전체구조를 표시한 평면도이다. 제3도는, 제2도의 헤테로접합 쌍극성트랜지스터의 상세한 구조를 표시한 평면도이다.
상기 광전자집적회로에서는, 반도체기판(1)위에 광소자의 pin-PD와 전자소자의 HBT가 모놀리드식으로는 집적해서 형성되어 있다. 반도체기판(1)의 표면영역에는, 오목형상단차부(4)가 소정의 깊이를 가지고 오목형상으로 형성되어 있다.
오목형상단차부(4)의 안쪽영역에는 pin-PD영역(2)으로서 pin-PD가 배치되고, 오목형상단차부(4)의 주변영역에는 HBT영역(3)으로서 HBT가 배치되어 있다.
pin-PD영역(2)에서는, 반도체기판(1)위에 콜렉터층(11a), (12a), 베이스층(13a), 터널배리어층(18a) 및 이미터캡층(14a)으로 이루어진 제1의 트랜지스터층과, n형층(15), i형층(16) 및 p형층(17)으로 이루어진 포토다이오드층이 순차적층해서 형성되어 있다. 이들의 반도체층은, 각각 오목형상 단차부(4)의 안쪽영역에 포함되도록 성형되어 있다. 특히, n형층(15), i형층(16) 및 p형층(17)은 각각 메사(mesa)형으로 성형되어 있다. n형층(15) 및 p형층(17)의 표면영역에는, 음극전극층(31) 및 양극전극층(32)이 각각 소정의 위치에 형성되어 있다.
한편, HBT영역(3)에서는, 반도체기판(1)위에 콜렉터층(11b), (12b), 베이스층(13b), 터널배리어층(18b) 및 이미터캡층(14b)으로 이루어진 제2의 트랜지스터층이 순차적층해서 형성되어 있다. 이들의 반도체층은, 각각 오목형상단차부(4)의 주변영역에 포함되도록 각각 계단형상으로 성형되어 있다. 즉, 제1 및 제2의 트랜지스터층은, 상호로 분리해서 성형되어 있다. 콜렉터층(11b), 베이스층(13b) 및 이미터캡층(14b)의 표면영역에는, 콜렉터전극층(33), 베이스전극층(34) 및 이미터전극층(35)이 각각 소정의 위치에 형성되어 있다.
또한, 반도체기판(1)은, Fe를 도프한 InP로부터 형성되어 있다. 콜렉터층(11a),(11b)는 도펀트농도 약 1×1019cm-3를 가진 n+형 GaInAs로부터 형성되어 있다.
콜렉터층(12a),(12b)는, 도펀트농도 약 5×1016cm-3를 가진 n형 GaInAs로부터 형성되어 있다. 이들의 콜렉터층(11a),(12a)와 콜렉터층(11b),(12b)는, 각각 합쳐서 층두께 약 800nm를 가지고 있다. 베이스층(13a),(13b)는, 도펀트농도 약 8×1018cm-3및 층두께 약 100nm를 가진 P형 GaInAs로부터 형성되어 있다. 터널배리어층(18a),(18b)는, 도펀트농도 약 4×1018cm-3및 층두께 약 10nm를 가진 n형 InP로부터 형성되어 있다. 이미터캡층(14a),(14b)는, 도펀트농도 약 4×1018cm-3및 층두께 약 400nm를 가진 n형 GaInAs로부터 형성되어 있다.
또, n형층(15)은, 도펀트농도 약 8×1018cm-3및 층두께 약 270nm를 가진 n형 InP로부터 형성되어 있다. i형층(16)은, 도펀트를 고의로 첨가하지 않고 층두께 약 2㎛를 가진 i형 GaInAs로부터 형성되어 있다. p형층(17)은, 도펀트농도 약 1.1×1019cm-3및 층두께 약 350nm를 가진 p형 GaInAs로부터 형성되어 있다.
또, 음극전극층(31), 콜렉터전극층(33) 및 이미터전극층(35)은, 다같이 n형 오오믹접촉성을 가진 AuGe/Ni로부터 형성되어 있다. 양극전극층(32) 및 베이스전극층(34)은, 다같이 p형 오오믹접촉성을 가진 Ti/Pt/Au로부터 형성되어 있다.
오목형상단차부(4)의 주변영역에서는, 1개의 pin-PD에 대해서 수십개의 HBT가 금속저항층(22)을 개재해서 배치되어 있다. 이들의 pin-PD, HBT 및 금속저항층(22)은, 다층배선기술에 기초해서 배치된 하층배선의 금속배선(24) 또는 상층배선의 금속배선(26)에 의해서 각각 전기적으로 접속되어 있다. 여기서 , pin-PD나 HBT 등을 피복해서 형성되는 절연층 및 반사방지막의 도시와, 금속배선(24),(26)에 접속해서 형성되는 패드부의 도시에 대해서는 생략하고 있다.
또한, 금속저항층(22)은, NiCrSi로 형성되어 있다. 금속배선(24), (26)은, 다같이 Ti/Au로 형성되어 있다.
다음에, 상기 실시예의 작용에 대해서 설명한다.
상기 광전자집적회로에 있어서는, 반도체기판(1)의 Pin-PD영역(2)위에서는, Pin-PD가 제1의 트랜지스터층위에 적층한 포토다이오드층에 기초해서 구성되어 있다. 한편, 반도체기판(1)의 HBT영역(3)에서는, HBT가 제1의 트랜지스터층과 분리해서 성형된 제2의 트랜지스터층에만 기초해서 구성되어 있다. 통상, 1개의 pin-PD에 대해서 복수개의 HBT가 집적해서 형성되므로, 보다 개수가 많은 HBT의 두께가 pin-PD의 두께에 의존하지 않고 설정된다. 따라서, pin-PD에 있어서의 고저항성층의 두께가 큰 자유도에서 설정되게 된다.
여기서, pin-PD영역(2)이 오목형상단차부(4)의 안쪽영역이며, HBT영역(3)이 오목형상 단차부(4)의 주변영역이므로, HBT의 두께에 대한 pin-PD의 두께의 차가 오목형상단차부(4)의 깊이에 따라서 완충되어 있다. 그 때문에, pin-PD 및 HBT는, 대략 동일한 높이를 가지도록 형성된다.
또, 금속저항층(22)이 pin-PD 또는 HBT와 전기적으로 접속해서 형성되어 있으므로, 이 저항층을 반도체로 형성하는 경우와 비교해서, 온도에 대한 저항치의 변동이 저감되어 있다. 그 때문에, 광전자집적회로로서의 온도특성이 향상된다.
다음에, 상기 실시예의 제조방법에 대해서 설명한다.
제4도 내지 제7도는, 제1도의 광전자집적회로의 제조방법을 표시한 공정 단면도이다. 제8도는, 제1도의 광전자집적회로를 형성하는 칩영역으로부터 구성된 반도체기판을 표시한 평면도이다. 제9도는, 제8도의 위치조정마크의 배열을 표시한 평면도이다.
먼저, 통상의 사진석판기술 및 에칭기술을 사용함으로써, 제8도에 표시한 바와 같이 반도체기판(1)의 각 칩영역(40)의 주변을 부분적으로 에칭제거해서 복수개의 위치조정마크(41)를 위치조정마크A1으로서 형성한다. 이어서, 이 위치조정마크A1의 좌표에 기초해서 위치맞춤을 행하고, 반도체기판(1)위에 도시하지 않은 에칭마스크E1을 형성한다. 이어서, 이 에칭마스크E1의 패턴에 대응해서 반도체기판(1)의 표면영역을 부분적으로 에칭제거하고, pin-PD영역(2)에 소정의 깊이를 가진 오목형상단차부(4)를 형성한다(제4도(a)참조).
또한, 복수개의 위치조정마크(41)는, 반도체기판(1)위에서 직교하는 2방향으로 각각 배열되어 있다. 제9도에 표시한 바와 같이, 각 위치조정마크(41)는 오목부(42)를 평면적으로 배열해서 구성되어 있고, 중앙에 배치된 오목부(42)의 위치가 소정의 좌표를 표시하고 있다.
다음에 통상의 에피택셜성장기술을 사용함으로써, 반도체기판(1)위에 콜렉터층(11),(12),베이스층(13), 터널배리어층(18), 이미터캡층(14), n형층(15), i형층(16) 및 p형층(17)을 순차 적층해서 형성한다(제4도(b)참조).
또한, 에피택셜성장방법으로서는, 유기금속기상성장법(OMVPE)이 압력 약 60Torr 및 기판온도 약 650℃의 조건에서 사용되고 있고, 형성하는 반도체층에 대응해서 반응가스가 적당히 선택된다. 이 반응가스로서는, 트리메틸인듐(TMI) 및 포스핀(PH3)이 InP층의 형성에, 트리메틸갈륨(TMG), 트리메틸인듐 및 아르신(AsH3)이 GaInAs층의 형성에 각각 사용된다.
다음에, 위치조정마크A1에 기초해서 위치맞춤을 행하고, p형층(17)의 표면영역을 부분적으로 에칭제거하고, 위치조정마크A1과 마찬가지로 구성된 위치조정마크 A2를 형성한다. 이어서, 이 위치조정마크A2의 좌표에 기초해서 위치맞춤을 행하고, p형층(17)위에 도시하지 않은 에칭마스크E2를 형성한다. 이어서, 선택적에칭기술을 사용해서 에칭마스크E2의 패턴에 대응해서 p형층(17)을 형성하고, pin-PD영역(2)에 일부잔존시킨다(제4도(c)참조).
다음에, 에칭마스크E2와 마찬가지로 해서, i형층(16)위에 도시하지 않은 에칭마스크E3을 형성한다. 이어서, 선택적에칭기술을 사용함으로써, 에칭마스크의 E3의 패턴에 대응해서 i형층(16)을 성형하고, pin-PD영역(2)에 일부잔존시킨다(제4도(d)참조).
다음에, 에칭마스크E2와 마찬가지로 해서, n형층(15)위에 도시하지 않은 에칭마스크E4를 형성한다. 이어서, 선택적에칭기술을 사용함으로써, 에칭마스크E4패턴에 대응해서 n형층(15)을 성형하고, pin-PD영역(2)에 일부잔존시킨다(제5도(a)참조).
다음에, 에칭마스크E2와 마찬가지로 해서, 이미터캡층(14)위에 도시하지 않은 에칭마스크E6를 형성한다. 이어서, 선택적에칭기술을 사용함으로써, 에칭마스크 E5의 패턴에 대응해서 이미터캡층(14)을 성형하고, pin-PD영역(2) 및 HBT영역(3)에 각각 이미터캡층(14a),(14b)를 형성한다(제5도(b)참조).
다음에, 에칭마스크E2와 마찬가지로 해서, 터널배리어층(18)위에 도시하지 않은 에칭마스크E5를 형성한다. 이어서, 선택적에칭기술을 사용함으로써, 에칭마스크E6의 패턴에 대응해서 터널배리어층(18), 베이스층(13) 및 콜렉터층(12)을 각각 성형하고, pin-PD영역(2)에 터널배리어층(18a), 베이스층(13a) 및 콜렉터층(12a)을 형성하는 동시에, HBT영역(3)에 터널배리어층(18b), 베이스층(13b) 및 콜렉터층(12b)을 형성한다(제5도(c)참조).
다음에, 에칭마스크E2와 마찬가지로 해서, 또 콜렉터층(11)위에 도시하지 않은 에칭마스크E7을 형성한다. 이어서, 선택적에칭기술을 사용함으로써, 에칭마스크E7에 대응해서 콜렉터층(11)을 성형하고, pin-PD영역(2) 및 HBT영역(3)에 각각 콜렉터층(11a),(11b)를 형성한다. 이때, pin-PD영역(2)과 HBT영역(3)은 전기적으로나 물리적으로나 분리된다(제5도(d)참조).
또한, 선택적에칭방법으로서는, 에칭하는 반도체층에 대응해서 부식제가 적당히 선택된다. 이 부식제의 성분으로서는, HCl 및 H2O가 InP층의 에칭에, H3PO4, H2O 및 H2O2가 GaInAs층의 에칭에 각각 사용된다.
다음에, pin-PD영역(2) 및 HBT영역(3)을 포함한 반도체기판(1)의 표면에 절연층(21)을 퇴적하고, n형층(15), 이미터캡층(14b) 및 콜렉터층(11b)위에서 소정영역의 절연층(21)을 각각 부분적으로 에칭제거해서 n형 오오믹전극영역을 형성한다.
이어서, 이들의 n형 오오믹전극영역에 각각 AuGe/Ni를 증착한 후, 기판온도 약 400℃에서 합금화하고, 음극전극층(31), 이미터전극층(35) 및 콜렉터전극층(33)을 형성한다(제6도(a)참조).
다음에, p형층(17)위에서 소정영역의 절연층(21)을 부분적으로 에칭제거하는 동시에, 베이스층(13b)위에서 소정영역의 절연층(21) 및 터널배리어층(18b)을 부분적으로 에칭제거하고, p형 오오믹전극영역을 형성한다. 이어서 , 이들의 p형 오오믹전극영역에 Ti/Pt/Au를 증착하고, 양극전극층(32) 및 베이스전극층(34)을 형성한다(제6도(b)참조).
다음에, pin-PD영역(2) 및 HBT영역(3)을 제외한 절연층(21)위에 소정의 패턴을 가진 금속저항층(22)을 형성하고, pin-PD 또는 HBT에 전기적으로 접속한다(제6도(C)참조).
다음에, pin-PD영역(2) 및 HBT영역(3)을 포함한 반도체기판(1)위의 표면에 절연층(23)을 퇴적하고, 음극전극층(31), 양극전극층(32), 콜렉터전극층(33), 베이스전극층(34) 및 이미터전극층(35)위를 포함한 주변영역에서 소정영역의 절연층(23)을 에칭제거해서 하부배선영역을 형성한다. 다음에, 이들의 하부배선영역에 금속배선층(24)을 형성한다(제6도(d)참조).
다음에, pin-PD영역(2) 및 HBT영역(3)을 포함한 반도체기판(1)위의 표면에 절연층(25)을 퇴적하고, HBT영역(3)의 금속배선층(24)위에서 소정영역의 절연층(25)을 에칭제거해서 콘택트홀을 형성한다(제7도(a)참조).
다음에, 이들의 콘택트홀에 금속배선층(26)을 형성한다(제7도(b)참조).
다음에, pin-PD영역(2) 및 HBT영역(3)을 포함한 반도체기판(1)위의 표면에 반사방지막(27)을 퇴적한다(제7도(c)참조).
또한, 절연층(21),(23),(25) 및 반사방지막(27)은, SiN에 의해 형성되어 있다.
다음에, 금속배선층(26)위에서 소정영역의 반사방지막(27)을 에칭제거해서 패드부를 형성하여, 소망의 pin-PD 및 HBT가 형성된 광전자집적회로를 완성한다(제7도(d)참조).
다음에, 상기의 제조방법의 작용에 대해서 설명한다.
상기 광전자집적회로의 제조방법에 있어서는, 반도체기판(1)위에 트랜지스터층 및 포토다이오드층을 순차적층해서 형성한 후, 상부층으로서 노출된 포토다이오드층을 구성하는 각 반도체층을 순차 성형하고, 포토다이오드층을 제거해서 노출된 트랜지스터층을 구성하는 각 반도체층을 순차 성형한다. 그 때문에, 반도체기판(1)의 pin-PD영역(2)위에는, pin-PD가 트랜지스터층위에 적층한 포토다이오드층에 기초해서 구성된다. 한편, 반도체기판(1)의 HBT영역(3)위에는, HBT가 트랜지스터층에만 기초해서 구성된다. 통상, 1개의 pin-PD에 대해서 복수개의 HBT가 집적해서 형성되므로, 보다 개수가 많은 HBT의 두께가 pin-PD의 두께에 의존하지 않고 설정된다. 따라서, pin-PD에 있어서의 고저항성층의 두께가 큰 자유도에서 설정되게 된다.
여기서, 반도체기판(1)에 오목형상단차부(4)를 형성한 후에 트랜지스터층 및 포토다이오드층을 순차적층하고, pin-PD가 오목형상단차부(4)의 안쪽영역위에 형성되고, HBT가 오목형상 단차부(4)의 주변영역위에 형성된다. 그 때문에, HBT의 두께에 대한 pin-PD의 두께의 차가 오목형상단차부의 깊이에 따라서 완충되므로, pin-PD 및 HBT는 대략 동일한 높이를 가지도록 형성된다.
이 경우, 반도체기판(1)에 형성한 위치조정마크A1에 기초해서 위치맞춤을 행하여 오목형상단차부(4)를 형성한 후, 위치조정마크A1에 기초해서 위치맞춤을 행하여 최상의 반도체층위에 위치조정마크A2를 형성하고, 위치조정마크A2에 기초해서 위치맞춤을 행하여 pin-PD 및 HBT를 각각 형성한다. 그 때문에, pin-PD 및 HBT가 각각 오목형상단차부(4)의 안쪽영역 및 주변영역위에 높은 위치조정 정밀도로 배치된다.
또한, 오목부를 평면적으로 배열해서 위치조정마크A1를 형성하고, 반도체기판(1)위에 트랜지스터층 및 포토다이오드층을 구성하는 각 반도체층을 순차에피택셜성장시킨다. 그 때문에, 볼록부를 평면적으로 배열해서 위치조정마크A1을 형성하는 경우와 비교해서, 반도체기판(1)표면의 다른 결정면에 대한 반도체층의 성장속도의 차가 저감되므로, 성장과정에서 발생되는 반도체층의 변형이 억제된다.
또, 반도체기판(1)위에 이미터캡층(14a) 및 n형층(15), 즉 트랜지스터층 및 포토다이오드층이 접합되어 있는 경계영역의 반도체층을 상호간에 다른 재료로 적층한다. 이때, 이들의 반도체층의 재료에 대응해서 부식제를 적당히 선택해서 성형하면, 이미터캡층(14a)을 동시에 에칭제거하지 않도록 n형층(15)치 에칭제거된다. 그 때문에, pin-PD를 형성한 후에, HBT가 소망대로 높은 신뢰성에 의해 형성된다.
또, pin-PD 또는 HBT와 전기적으로 접속된 금속저항층(22)을 형성한다.
그 때문에, 이 저항층을 반도체로 형성하는 경우와 비교해서, 온도에 대한 저항치의 변동이 저감된다.
여기서, 본 말명의 광전자집적회로는 상기 실시예에 한정되는 것은 아니고, 여러가지의 변형이 가능하다.
제10도는, 제1도의 광전자집적회로에 관한 일변형예의 주요부구조를 표시한 단면도이다.
예를 들면, 상기 실시예에서는, 반도체기판의 pin-PD영역은 오목형상 단차부의 안쪽영역으로서 형성되어 있다. 그러나, 제10도에 표시된 바와 같이, 반도체기판의 pin-PD영역도 HBT영역과 마찬가지로 해서 평탄하게 형성되어도 된다.
또, 상기 실시예 및 변형예에서는, pin-PD의 p형층은 GaInAs로부터 형성되어 있다.
그러나, p형층은 InP로부터 형성되어도, 마찬가지의 작용효과를 얻게 된다.
또, 상기 실시예 및 변형예에서는, pin-PD는 반도체기판위에 n형층, i형층 및 p형층을 순차 적층해서 형성되어 있다. 그러나, pin-PD는 n형층 및 p형층을 상호로 치환해서 형성되어도, 마찬가지의 작용효과를 얻게 된다.
또, 상기 실시예 및 변형예에서는, HBT는 터널이미터형HBT로서 형성되어 있다. 그러나, 통상의 HBT가 형성되어도, 마찬가지의 작용효과를 얻게 된다.
또, 상기 실시예 및 변형예에서는, n형 오오믹접촉성을 가진 전극층은 AuGe/Ni로부터 형성되고, p형 오오믹접촉성을 가진 전극층은 Ti/Pt/Aui로부터 형성되어 있다. 그러나, 이들의 전극층이 다같이 Pt/Ti/Pt/Au의 다층구조로서 최하층에 Pt층을 배치해서 형성되면, 이들의 전극층의 최하층이 Pt층 이외의 것으로 형성되는 경우와 비교해서, 접촉하는 각 반도체층에 대한 전극특성이 향상된다.
또, 본 발명의 광전자집적회로의 제조방법은 상기 실시예에 한정되는 것은 아니고, 여러가지의 변형이 가능하다.
제11도 및 12도는, 제10도의 광전자집적회로에 관한 제1 및 제2변형예의 주요부구조를 각각 표시한 단면도이다. 제13도는, 제1도의 광전자집적회로의 제조방법에 관한 일변형예를 표시한 공정단면도이다.
예를 들면, 상기 실시예에서는, 반도체기판의 pin-PD영역으로서 오목형상단차부를 형성한 후, 반도체기판위에 트랜지스터층 및 포토다이오드층을 순차적층해서 형성한다. 그러나, 반도체기판의 pin-PD영역도 HBT영역과 마찬가지로 해서 평탄한 그대로, 반도체기판위에 트랜지스터층 및 포토다이오드층을 순차 적층해서 형성해도 된다. 이와 같은 제조방법에 의한 결과는, 제10도에 표시한 바와 같다.
또, 상기 실시예 및 변형예에서는, 반도체기판위에 이미터캡층 및 n형층, 즉 트랜지스터층 및 포토다이오드층이 접합되고 있는 경계영역의 반도체층을 상호로 다른 재료에 의해 적층한다. 그러나, 이미터캡층 및 n형층을 다같이 동일한 재료로 공통층으로서 형성하면, 에피택셜성장의 일공정이 삭감되므로, 작업공정이 단축된다. 이와 같은 제조방법에 의한 결과는, 제11도에 표시한 바와 같이, pin-PD영역(2)에서는, 이미터캡층(14a) 및 n형층(15)이 공통층으로서 형성된다. 단, n형층(15)의 부분을 에칭제거할 때에 이미터캡층(14b)이 되는 부분도 동시에 에칭제거하지 않도록, 공통층의 구성재료에 대한 부식제의 에칭속도를 미리 측정해서, 그 에칭속도에 기초해서 에칭시간을 결정할 필요가 있다.
이 경우, 공통층의 구성재료에 대해서 다른 밴드갭에너지를 가진 재료로 이루어진 에칭스톱층을 그 공통층의 내부 또는 공통층과 i형층과의 접합부에 형성하면, 이 에칭스톱층을 형성하지 않는 경우와 비교해서, pin형 포토다이오드를 형성한 후에, 헤테로접합 쌍극성트랜지스터가 소망대로 높은 신뢰성으로 형성된다.
이와 같은 제조방법에 의한 결과는, 제12도에 표시한 바와 같이, pin-PD영역(2)에서는 에칭스톱층(19)이 공통층에 접합해서 형성된다. 이러한 것은, 공통층 및 에칭스톱층(19)의 재료에 대응해서 부식제를 적당히 선택해서 성형함으로써, n형층(15)의 부분을 에칭제거할 때에, 이미터캡층(14b)이 되는 부분이 동시에 에칭제거 되지 않기 때문이다.
또, 상기 실시예 및 변형예에서는, n형 오오믹접촉성을 가진 전극층과 p형 오오믹접촉성을 가진 전극층을 별도공정에서 형성한다. 그러나, 이를의 전극층을 동시에 형성하면, 전극형성의 일공정이 삭감되므로, 작업공정이 단축된다.
이 경우, 이들의 전극층을 다같이 Pt/Ti/Pt/Au의 다층구조로서 최하층에 Pt층을 배치해서 형성하면, 이들의 전극층의 최하층을 Pt층이외의 것으로 형성하는 경우와 비교해서, 접촉하는 각 반도체층에 대한 전극특성이 향상된다.
한편, pin-PD 또는 HBT와 전기적으로 접속된 금속배선층을 이들의 전극층과 동시에 형성하면, 전극 및 배선형성의 일공정이 삭감되므로, 작업공정이 더한층 단축된다. 이와 같은 제조방법에 의한 공정은, 제13도에 표시한 바와 같다.
즉, 제5도(d)에 표시한 공정에 계속해서, pin-PD영역(2) 및 HBT영역(3)을 포함한 반도체기판(1)의 표면에 절연층(21)을 퇴적하고, pin-PD영역(2) 및 HBT영역(3)을 제외한 절연층(21)위에 소정의 패턴을 가진 금속저항층(22)을 형성한다(제13도(a)참조).
다음에, pin-PD영역(2) 및 HBT영역(3)을 포함한 반도체기판(1)위의 표면에 절연층(23)을 퇴적하고, n형층(15), p형층(17), 이미터캡층(14b) 및 콜렉터층(11b)위에서 소정영역의 절연층(21),(23)을 부분적으로 에칭제거하는 동시에, 베이스층(13b)위에서 소정영역의 절연층(21),(23) 및 터널배리어층(18b)을 부분적으로 에칭제거해서 전극영역을 형성한다. 이어서, 이들의 전극영역의 주변영역에서 절연층(23)을 부분적으로 에칭제거해서 하부배선영역을 형성한다. 이어서 , 이들의 전극영역 및 하부배선영역에 각각 Pt/Ti/Pt/Au를 증착한 후, 기판온도 약 400℃에서 합금화하고, 음극전극층(31), 양극전극층(32), 콜렉터전극층(33), 베이스전극층(34), 이미터전극층(35) 및 금속배선층(24)을 형성하고, 제7도(a)에 표시한 공정으로 이행한다(제13도(b)참조).
이상 상세히 설명한 바와 같이, 본 발명에 의하면, pin-PD가 제1의 트랜지스터층위에 적층한 포토다이오드층에 기초해서 구성되고, HBT가 제1의 트랜지스터층과 분리해서 성형된 제2의 트랜지스터층에만 기초해서 구성된다. 그 때문에, pin-PD보다도 개수가 많은 HBT의 두께가 pin-PD의 두께에 의존하지 않고 설정되는 것으로부터, pin-PD에 있어서의 고저항성층의 두께가 큰 자유도에서 설정되므로, 수광한 광의 변환효율이 향상된다.
또, 반도체기판의 표면영역에 형성된 오목형상단차부의 안쪽부영역 및 주변부영역에 각각 pin-PD 및 HBT를 각각 형성함으로써, 이들의 소자는 대략 동일한 높이를 가지고 형성된다. 그 때문에, 에칭마스크작성시에 레지스트막이 거의 얼룩없이 도포되므로, 마스크정합불량의 발생이 저감된다. 또, pin-PD 및 HBT의 성형후에 배설한 금속배선에 발생되는 절단손상이 저감된다. 또, pin-PD에 있어서의 고저항성층의 두께가 오목형상 단차부의 깊이에 대응해서 크게 되므로, 수광한 광의 변환효율이 향상된다.
또, 표면영역에 오목부를 평면위에 배열해서 위치조정마크가 형성된 반도체기판위에, HBT 및 pin-PD를 구성하는 각 반도체층을 순차 에피택셜성장시킨다.
그 때문에, 이들의 반도체층의 성장과정에서 발생되는 변형이 억제되므로, 형성된 각 소자의 위치조정 정밀도가 향상된다.
또, 반도체기판위에 HBT 및 pin-PD가 접합하고 있는 반도체층을 상호간에 다른 재료로 형성하고, 이들의 재료에 대응해서 부식제를 적당히 선택해서 성형한다.
그 때문에, HBT의 최상층을 동시에 에칭제거하지 않도록 pin-PD의 최하층이 에칭되므로, pin-PD를 형성한 후에 HBT가 소망대로 양호하게 형성된다.

Claims (18)

  1. 반도체기판과, 이 반도체기판의 제1의 표면영역내에 형성된 pin형 포토다이오드와, 상기 반도체기판의 제2의 표면영역내에 상기 pin형 포토다이오드와 전기적으로 접속해서 형성된 헤테로접합 쌍극성트랜지스터를 구비하고, 상기 제1 및 제2의 표면영역은, 소정의 깊이를 가진 오목형상으로 형성된 오목형상단차부의 안쪽영역 및 주변영역으로서 각각 구성되어 있고, 상기 pin형 포토다이오드는, 상기 제1의 표면영역위에 순차 적층해서 형성된 제1의 콜렉터층, 제1의 베이스층, 제1의 터널배리어층 및 제1의 이미터캡층으로 이루어진 제1의 트랜지스터층과, 이 제1의 트랜지스터층위에 순차적층해서 형성된 제1도전형층, 고저항성층 및 제2도전형층으로 이루어진 포토다이오드층과, 상기 제1도전형층 및 상기 제2도전형층위에 각각 형성된 제1의 전극층으로 구성되어 있으며, 상기 헤테로접합 쌍극성트랜지스터는, 상기 제2의 표면영역위에 순차 적층해서 형성된 제2의 콜렉터층, 제2의 베이스층, 제2의 터널배리어층 및 제2의 이미터캡층으로 이루어져 상기 제1의 트랜지스터층과 분리해서 형성된 제2의 트랜지스터층과, 상기 제2의 콜렉터층, 상기 제2의 베이스층 및 상기 제2의 이미터캡층위에 각각 형성된 제2의 전극층으로 구성되어 있는 것을 특징으로 하는 광전자집적회로.
  2. 제1항에 있어서, 상기 pin형 포토다이오드 또는 상기 헤테로접합형 쌍극성트랜지스터와 전기적으로 접속된 금속저항층이, 상기 반도체기판의 제3의 표면영역위에 형성되어 있는 것을 특징으로 하는 광전자집적회로.
  3. 제1항에 있어서, 상기 제1 및 제2의 전극층은, 다같이 최하층으로서 Pt층을 포함한 다층구조를 가지고 동일한 재료에 의해 형성되어 있는 것을 특징으로 하는 광전자집적회로.
  4. 제1항에 있어서, 상기 반도체기판, 상기 제1 및 제2의 콜렉터층, 상기 제1 및 제2의 베이스층, 상기 제1 및 제2의 터널배리어층, 상기 제1 및 제2의 이미터캡층, 상기 제1도전형층, 상기 고저항성층 및 상기 제2도전형층은, 각각 InP, n형 GaInAs, p형 GaInAs, n형 InP, n형 GaInAs, n형 InP, i형 GaInAs 및 p형 GaInAs로 형성되어 있는 것을 특징으로 하는 광전자집적회로.
  5. 제1항에 있어서, 상기 반도체기판, 상기 제1 및 제2의 콜렉터층, 상기 제1 및 제2의 베이스층, 상기 제1 및 제2의 터널배리어층, 상기 제1 및 제2의 이미터캡층, 상기 제1도전형층, 상기 고저항성층 및 상기 제2도전형층은, 각각 InP, n형 GaInAs, p형 GaInAs, n형 InP, n형 GaInAs, n형 GaInAs, i형 GaInAs 및 p형 GaInAs로 형성되어 있는 것을 특징으로 하는 광전자집적회로.
  6. 반도체기판위에 콜렉터층, 베이스층, 터널배리어층, 이미터캡층, 제 1도전형층, 고저항성층 및 제2도전형층을 순차 에피택셜 성장해서 형성하는 제1의 공정과, 상기 제2도전형층, 상기 고저항성층 및 상기 제1도전형층을 각각 부분적으로 순차 에칭제거하고, 상기 반도체기판의 제1의 표면영역위에 pin형 포토다이오드를 형성하는 제2의 공정과, 상기 이미터캡층, 상기 베이스층 및 상기 콜렉터층을 각각 부분적으로 순차 에칭제거하고, 상기 반도체기판의 제2의 표면영역위에 헤테로접합 쌍극성트랜지스터를 형성하는 제3의 공정과, 상기 제1도전형층, 상기 제2도전형층, 상기 콜렉터층, 상기 베이스층 및 상기 이미터캡층위에 각각 소정의 전극을 형성하는 제4의 공정을 갖춘 것을 특징으로 하는 광전자집적회로의 제조방법.
  7. 제6항에 있어서, 상기 제1의 공정은, 먼저 상기 반도체기판을 부분적으로 에칭제거하고, 소정의 깊이를 가진 오목형상단차부의 안쪽영역 및 주변영역으로서 상기 제1 및 제2의 표면영역을 각각 형성하는 것을 특징으로 하는 광전자집적회로의 제조방법.
  8. 제6항 또는 제7항에 있어서, 상기 제1의 공정은, 상기 이미터캡층 및 상기 제1도전형층을 상호간에 다른 재료로 형성하는 것을 특징으로 하는 광전자집적회로의 제조방법.
  9. 제6항 또는 제7항에 있어서, 상기 제1의 공정은, 상기 이미터캡층 및 상기 제1도전형층을 다같이 동일한 재료에 의해 공통층으로서 형성하는 것을 특징으로 하는 광전자집적회로의 제조방법.
  10. 제6항 또는 제7항에 있어서, 상기 제4의 공정은, 상기 pin형 포토다이오드 또는 상기 헤테로접합형 쌍극성트랜지스터와 전기적으로 접속된 금속저항층을 상기 반도체기판의 제3의 표면영역위에 또 형성하는 것을 특징으로 하는 광전자집적회로의 제조방법.
  11. 제6항 또는 제7항에 있어서, 상기 제4의 공정은, 상기 전극층을 동시에 형성하는 것을 특징으로 하는 광전자집적회로의 제조방법.
  12. 제7항에 있어서, 상기 제1의 공정은, 상기 반도체기판의 소정의 표면영역을 에칭제거함으로써 제1의 위치조정마크를 형성하고, 해당 제1의 위치조정마크에 기초한 위치맞춤을 행하여 해당 반도체기판위에 제1의 에칭마스크를 형성한 후, 해당 제1의 에칭마스크에 대응해서 상기 오목형상단차부를 형성하고, 상기 제2의 공정은, 상기 제1의 위치조정마크에 기초한 위치맞춤을 행하여 상기 제2도전형층의 소정의 표면영역을 에칭제거함으로써 제 2의 위치조정마크를 형성하고, 해당 제2의 위치조정마크에 기초한 위치맞춤을 행하여 해당 제2도전형층위에 제2의 에칭마스크를 형성한 후, 해당 제2의 에칭마스크에 대응해서 상기 pin형 포토다이오드를 형성하고, 상기 제3의 공정은, 상기 제2의 위치조정마크에 기초한 위치맞춤을 행하여 상기 이미터캡층위에 제3의 에칭마스크를 형성한 후, 해당 제3의 에칭마스크에 대응해서 상기 헤테로접합 쌍극성트랜지스터를 형성하는 것을 특징으로 하는 광전자집적회로의 제조방법.
  13. 제8항에 있어서, 상기 제1의 공정은, 상기 반도체기판, 상기 콜렉터층, 상기 베이스층, 상기 터널배리어층, 상기 이미터캡층, 상기 제1도전형층, 상기 고저항성층 및 상기 제2도전형층을 각각 InP, n형 GaInAs, p형 GaInAs, n형 InP, n형 GaInAs, n형 InP, i형 GaInAs 및 p형 GaInAs로 형성하는 것을 특징으로 하는 광전자집적회로의 제조방법.
  14. 제9항에 있어서, 상기 제1의 공정은, 상기 반도체기판, 상기 콜렉터층, 상기 베이스층, 상기 터널배리어층, 상기 이미터캡층, 상기 제1도전형층, 상기 고저항성층 및 상기 제2도전형층을 각각 InP, n형 GaInAs, p형 GaInAs, n형 InP, n형 GaInAs, n형 GaInAs, i형 GaInAs 및 p형 GaInAs로 형성하는 것을 특징으로 하는 광전자집적회로의 제조방법.
  15. 제9항에 있어서, 상기 제1의 공정은, 상기 공통층의 구성재료에 대해서 서로 다른 밴드갭에너지를 가진 재료로 이루어진 에칭스톱층을 해당 공통층의 내부 또는 해당 공통층과 상기 고저항층과의 접합부에 형성하는 것을 특징으로 하는 광전자집적회로의 제조방법.
  16. 제11항에 있어서, 상기 제4의 공정은, 최하층으로서 Pt층을 포함한 다층구조를 가지고 상기 전극층을 형성하는 것을 특징으로 하는 광전자집적회로의 제조방법.
  17. 제12항에 있어서, 상기 제4의 공정은, 상기 Pin형 포토다이오드 또는 상기 혜테로접합형 쌍극성트랜지스터와 전기적으로 접속된 금속배선층을 상기 반도체기판의 제4의 표면영역위에 상기 전극층과 동시에 형성하는 것을 특징으로 하는 광전자집적회로의 제조방법.
  18. 제12항에 있어서, 상기 제1의 공정은, 오목부를 평면적으로 배열한 소정의 패턴으로서 상기 제1의 위치조정마크를 형성하는 것을 특징으로 하는 광전자집적회로의 제조방법.
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