KR950004559B1

KR950004559B1 - 반도체 메모리의 승압장치

Info

Publication number: KR950004559B1
Application number: KR1019920011242A
Authority: KR
Inventors: 최도찬; 석용식; 이동재; 전동수
Original assignee: 삼성전자주식회사; 김광호
Priority date: 1992-06-26
Filing date: 1992-06-26
Publication date: 1995-05-02
Anticipated expiration: 2012-06-26
Also published as: KR940001162A

Abstract

내용 없음.

Description

반도체 메모리의 승압장치

제1도 종래의 승압회로도.

제2도 제1도에 따른 타이밍도.

제3도 본 발명에 따른 승압장치의 블럭다이어그램.

제4도 제3도의 펌핑회로의 구성을 보여주는 블럭다이어그램.

제4(a)도는 제4도의 일실시예를 보여주는 회로도.

제5도 제3도의 액티브킥커의 실시예를 보여주는 회로도.

제5(a)도 제5도의 동작상태를 보여주는 타이밍도.

제6도는 제3도의 디텍터의 실시예를 보여주는 회로도.

제7(a)도는 제3도의 클램퍼의 일실시예를 보여주는 회로도.

제7(b)도는 제3도의 클램퍼의 다른 실시예를 보여주는 회로도.

제8도 본 발명에 따른 Vpp의 발생 및 보상동작을 보여주는 전압파형도.

본 발명은 반도체메모리장치에 관한 것으로 특히, 다이나맥램 등에서 승압된 전압(pumping voltage)을 공급하는 장치에 관한 것이다.

다이나믹램(dynamic RAM) 등과 같은 반도체메모리장치에서는 정보의 전달은 곧 유효한 전위의 이동이라고 말할 수 있다. 씨모오스트랜지스터로 구성된 디램에서 전위는 모오스트랜지스터의 채널용역을 통하여 전송되는 과정에서 모오스트랜지스터의 드레쉬홀드전압만큼의 전압강하가 일어난다. 이러한 불가피한 전압 강하는 정보의 유실은 물론 정확한 데이타를 리이드(read)하거나 라이트(write)하는데 있어서 무시할 수 없는 장애요인이 된다. 그리하여, 그 해결책으로서 전압의 레벨을 끌어올리기 위한 부우스트링핑회로(boostraping circuit ; 또는 승압회로)가 사용되기 시작하였다. 그러나, 상기 부우스트링핑회로를 사용하는 경우에는 더블부우스트노드(double boost nodes)가 발생하여 칩의 신뢰성이 영향을 미치며, 전원전압(vcc)이 낮아질 경우 승압효율이 감소하는 문제가 발생한다. 디램이 초고집적화되어가면서 칩내에서 사용되는 동작전압이 64Mb급에서는 1.5V정도의 저전압을 사용하고 있기 때문에, 단순한 승압동작만으로는 원하는 승압전압의 레벨을 얻기가 어려웠다. 그래서, 한계를 극복하기 위한 기술이 히다찌(주)의 요시노부 나까고메 등에 의하여 제안된 바 있다(“Am Experimental 1.5-V 64Mb DRAM”, IEEE Journal of Solid-State Circuits, Vol. 26, No. 4, April. 1991, pp. 465-472)에 개시되어 있음).

상기 논문에는 워드라인전압이 억세스트랜지스터의 드레쉬홀드전압만큼 감소되는 것을 방지하기 위한 워드라인드라이버의 회로가 개시되어 있다. 제1도에 도시된 바와 같이, 상기 논문의 워드라인드라이버는 칩이 낮은 동작전압에 있더라도 차이지펌프회로 CP1 및 CP2에 의한 궤환작용을 이용하여 2Vcc레벨의 승압전압 V_CH를 발생시킨다. 상기 제1도의 동작을 설명하는 제2도의 타이밍도를 참조하면, 시각 t1에서 노드(3)의 전위는 전원전압 Vcc에서 2Vcc에서 2Vcc로 승압된다. t1이전에는 노드(4) 및 (5)의 전위가 각각 2Vcc이므로 인버터(INV2)의 출력은 Vcc를 유지하고 있다. 시각 t2에서 펌핑클럭 P2가 “하이” 상태로 되면, 노드(4)의 전위는 2Vcc에서 3Vcc로 승압되고 노드(5)의 전위는 2Vcc에서 Vcc로 풀다운된다. 그러면, 인버터(INV2)의 출력이 2Vcc에서 3Vcc로 상승하고 트랜스미션게이트(M16)이 턴온됨에 의하여 최종적인 출력인 2Vcc레벨의 V_CH가 워드라인으로 공급된다.

그러나, 상술한 제1도의 종래의 승압회로에 있어서는 다음과 같은 문제점이 존재한다. 첫째, V_CH노드에 연결된 캐패시터 C_CH의용량이 커야된다는 필요성에 의하여 칩의 면적이 증가된다는 것이다. 선택된 워드 라인으로 “하이”상태의 전압을 전송하는 과정에서는 상기 캐패시터 C_CH로부터 워드라인에 존재하는 용량성분 C_WL로의 전하분배 (charge sharing)가 이루어진다. 이것의 관계를 수식으로 정리하면,

[수학식 1]

C_CH×V_CH=C_WL+C_CH)×V_WL

V_WL=[C_CH/(C_WL+C_CH)×V_CH로 나타난다. 이와 같은 식으로부터 알 수 있듯이, 워드라인의 전압(V_WL을 승압전압(V_CH)와 같게 하는 것이 바람직하며, 이를 위해서는 C_CH가 C_WL의 크기를 무시할 정도로 큰 값을 가져야 한다. 또한, 한번의 전하분배가 이루어진 후에도 상기 V_CH노드에서의 전압강하가 작아야 다음싸이클에서도 안정한 동작을 할 수 있도록 하여야 한다. 따라서, 상기 캐패시터 C_CH의 크기를 크게할 수 밖에 없는 것이다. 둘째로는, 선택된 워드라인을 “하이”상태로 만들어주기 위하여 항상 상기 V_CH노드를 충전시켜주어야 하므로 승압회가 계속 동작하여, 칩의 전력소모를 증대시킨다. 더우기, 상기 제1도의 승압회로가 계속 동작하게 되면 V_CH노드의 전압이 과도하게 상승하여 주변의 트랜지스터 등을 파괴시킬 수 있다.

따라서 본 발명의 목적은 반도체메모리장치에 있어서 칩의 면적을 증가시키지 않고도 효율적인 승압전압을 발생시킬 수 있는 장치를 제공함에 있다.

본 발명의 다른 목적은 반도체메모리장치에 있어서 전력소모를 줄일 수 있는 승압장치를 제공함에 있다.

본 발명의 또 다른 목적은 반도체메모리장치에 있어서 승압전압에 대한 승압과정이 고속화되는 승압장치를 제공함에 있다.

상기 본 발명의 목적들을 달성하기 위하여 본 발명은, 소정레벨의 승압전압을 사용하는 회로들을 가지는 반도체메모리장치에 있어서, 상기 승압전압을 사용하는 회로에 연결된 승압노드와, 파워엎싸이클동안 소정 레벨의 펌핑전압을 발생하는 펌핑회로와, 상기 펌핑전압에 응답하여 상기 펌핑전압을 상기 승압노드로 전송하는 아이솔레이션수단과, 상기 승압전압을 사용하는 회로로부터 출력되는 신호에 응답하여 상기 승압전압의 소정레벨의 강하분만큼 상기 승압전압의 레벨을 보강시키는 액티브킥커와, 상기 승압노드의 현재의 전위 상태에 응답하는 감지신호를 최소한 상기 펌핑회로로 궤환시키는 디렉터와, 상기 감지신호를 입력하여 상기 승압전압의 소정레벨의 상승분만큼 상기 승압전압을 강하시키는 클램퍼를 구비함을 특징으로 한다. 상기 펌핑회로에서 만들어진 펑핑전압은 전원전압레벨로 프리차아지되고, 상기 승압전압은 상기 전원전압에서 상기 아이솔레이션트랜지스터의 드레쉬홀드전압만큼 강하된 레벨로 프라차아지된다. 상기 펌핑회로와 액티브킥커는 상기 전원전압을 입력신호로서 받아들인다. 상기 액티브킥커는 또다른 아이솔레이션트랜지스터를 통하여 상기 승압전압을 상기 승압전압을 사용하는 회로로 공급하며, 이 아이솔레이션트랜지스터는 내부에서 마련된 펌핑전압에 응답하여 상기 내부에서 마련된 펌핑전압을 승압전압으로서 상기 승압전압을 사용하는 회로로 공급하는 특징이 있다.

이하 본 발명의 바람직한 실시예가 첨부된 도면이 참조와 함께 상세히 설명될 것이다. 도면들 중 동일한 부품들은 가능한한 어느 곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

하기 설명에서 오실레이터의 회로구성, 펌핑회로의 회로구성, 각 제어신호들 등과 같은 많은 특정 상세들이 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세들 외에 다른 회로구성들을 통해서도 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진자에게 자명할 것이다.

제3도는 본 발명에 의한 승압장치의 블럭다이어그램을 도시하고 있다. 제3도를 참조하면, 본 발명의 승압장치는, 미리 승압된 전압(이하 “Vpp”라 칭함)을 만드는 펌핑회로(100)와, 상기 Vpp의 손실을 보상하기 위한 액티브킥커(active kicker)(200)와, 상기 Vpp의 레벨을 검출하는 디텍터(detector)(300)와, 상기 Vpp가 일정레벨이상으로 상승하는 것을 방지하기 위한 제1 및 제2클램퍼(clamper)(400)(500)으로 구성된다.

상기 펌핑회로 (100)는, 제4도에 도시된 바와 같이, 상기 디텍터(300)로부터 출력되는 레벨감지신호DET에 응답하여 펌핑클럭PP를 발생하는 오실레이터(11 0)와, 상기 펌핑클럭PP에 응답하여 Vpp를 출력하는 차아지펌프 (130)와, 펌핑동작이전에 펌핑노드(차아지펌프(130)의 출력이 됨)의 전위를 전원전압 Vcc레벨로 미리 만들기 위한 제1프리차아지회로(160)와, 상기 펌핑노드의 전위를 Vpp노드(180)로 전송하기 위한 아이솔레이션트랜지스터(141,142)와, 펌핑동작이전에 상기 아이솔레이션트랜지스터(141,142)의 게이트의 전위를 Vcc레벨로 미리 만들기 위한 제2프리차아지회로(170)로 구성된다.

상기 제4도의 일실시예가 제4(a)도에 도시되어 있다. 상기 차아지펌프(130)는 오실레이터(110)로부터 출력되는 펌핑클럭PP가 “하이”상태일 때 구동되는 제2차아지펌프(130a)와, 상기 펌핑클럭PP가 “로우” 상태일 때 구동되는 제2차아지펌프 (130b)로 구분된다. 제1프리차아지회로(160)는 전원전압 Vcc와 제1및 제2펌핑노드(165)(166)사이에서 래치(latch)형으로 구성된 두개의 트랜스미션게이트(161) 및 (162)로 이루어진다. 제2프리차아지회로(170)는 상기 제1프리차아지회로(160)와 마찬가지로 두개의 트랜스미션게이트(171) 및 (172)로 구성되며, 이들의 상호래칭동작에 의하여 전원전압 Vcc를 아이솔레이션트랜지스터(141) 및 (142)의 게이트에 인가한다. 상기 엔모오스트랜지스터로 된 아이솔레이션트랜지스터 (isolationtransister )(141) 및 (142)는 상기 제1 및 제2펌핑노드(165) 및 (166)의 전위를 Vpp노드(18 0)로 전송한다. 상기 제1 및 제2프리차아지회로(160)(170)의 동작에 의하여 상기 펌핑노드(165) 및 (166)와 상기 아이솔레이션트랜지스터(141)(142)의 게이트들의 전위는 항상 Vcc레벨로부터 상승한다는 것에 유의하여야 할 것이다. 상기 펌핑클럭PP는 인버터(113) 및 (114)와 노아게이트(115)에 의하여 펄스폭이 조정된 제1펌핑클럭PPa로 되어 제1차아지펌프(130a)의 제1 및 제2펌핑모오스캐패시터(131)(132)로 공급된다. 상기 제1및 제2펌핑모오스캐패시터(131)(132)는 각각 제1아이솔레이션트랜지스터(141)의 게이트 및 드레인에 접속되어 있다. 또한, 상기 펌핑클럭PP는 상기 인버터(113) 및 (114)와 낸드게이트(116)에 의하여 펄스폭이 조정된 제2펌핑클럭PPb로 되어 인버터(135)에 의해 반전된 다음 제2차아지펌프(130b)에 있는 제3 및 제4펌핑모오스캐패시터(133)(134)로 공급된다. 상기 제3 및 제4펌핑모오스캐패시터 (133)(134)는 각각 제2아이솔레이션트랜지스터(142)의 게이트 및 드레인에 접속되어 있다. 그리하여, 상기 펌핑클럭PP이 “로우”상태인 경우에는 상기 제1 및 제2펌핑모오스캐패시터(131)(132)의 동작에 의하여 Vpp노드(180)로 2Vcc정도의 전위를 충전시키고, 상기 펌핑클럭PP가 “하이”상태인 경우에도 상기 제3 및 제4펌핑모오스캐패시터(133)(134)의 동작에 의하여 이미 제1차아지펌프(130a)에 의하여 2Vcc레벨로 충전되어 있는 상기 Vpp노드(180)의 전위를 더 높이게 된다. 상기 펌핑회로(1 00)는 상기 제1 및 제2아이솔레이션트랜지스터(141)(142)를 통하여 Vpp전압을 Vpp전압이 사용되는 회로(예를 들면, 워드라인드라이버 또는 비트라인용 분리게이트 등)로 공급하므로, 상기 제1도의 종래의 회로에서처럼 인위적인 캐패시터를 사용하지 않는다. 또한 미리 만들어진 Vpp전압을 비트라인에 있는 분리 게이트로 공급할 수 있기 때문에, 엔형센스앰프와 피형센스앰프를 공동으로 사용할 수 있도록 함은 물론 종래처럼 별도로 상기 분리게이트에 인가되는 전압을 끌어올리기 위한 회로가 필요하지 않도록 한다. 이러한 점들은 칩면적의 감소를 달성시킨다. 그리고, 오실레이터를 구동시키는데 사용되는 낸드게이트(111)에 입력되는 전원전압 Vcc의 레벨이 소정레벨이상으로 사용하지 않으면(즉, 실제적인 파워엎(power-up)상태가 아니면), 상기 펌핑회로(10 0)가 동작하지 않기 때문에, 칩의 동작전류 및 스탠드바이(stand-by)전류가 거의 증가하지 않고 이것에 의하여 펌핑에 소모되는 전력을 줄일 수 있음을 알 수 있다. 한편, 상기 펌핑회로(100)는, 정확한 프리차아지동작을 통한 안정된 펌핑효율을 제공하기 위하여 다른 실시예로도 구현되어질 수 있는데, 이는 예컨대 제1프리차아지회로(160)의 트랜스미션게이트(162)의 게이트를 제1차아지펌프(130a)의 제1펌핑모오스캐패시터 (131)로 펌핑하는 구성으로, 그리고 제2프리차아지회로(170)의 트랜스미션게이트 (172)의 게이트를 제2차아지펌프(130b)의 제4펌핑모오스캐패시터(134)로 펌핑하는 구성으로 실시될 수도 있다.

제3도의 구성에서 액티브킥커(200)는 상기 펌핑회로(100)에서 발생된 Vpp전압이 워드라인드라이버 또는 분리게이트(데이타라인간의 데이타전송을 위한 트랜지스터의 게이트)등에 반복적으로 공급됨에 의하여 Vpp의 전위가 낮아지는 경우에 이를 보상하기 위한 것이다. 제5도에 도시한 바와 같이, 상기 본 발명에 따른 액티브킥커(200)는 클럭 Pxie 및 Pdpx와 전원전압 Vcc를 입력하는 익스클루시브오아(이하 “XOR”라 칭함)회로(210)와, 상기 XOR회로(210)의 출력이“로우”상태일 때 동작하는 프리킥커(pre-kicker)(220)와, 상기 XOR회로(210)의 출력이“하이”상태일 때 동작하는 킥킹드라이버(kicking driver)(230)로 구성된다. 상기 Pxie와 Pdpx는 메모리어레이의 선택된 워드라인을 구동시키는데 관계하는 신호들이다.

상기 프리킥커(220)에서, 상기 XOR회로(210)의 출력은 제1노드(201)로 공급된다. 상기 제1노드(201)는 직렬연결된 세개의 인버터들(221,222,223)과 제1킥킹캐패시터(224)를 통하여 제2노드(202)로 연결된다. 제2노드(202)와 제3노드(203)사이에는 게이트가 크로스커플되고(cross-coupled) 드레인들이 전원전압에 접속된 두개의 엔모오스트랜지스터(226) 및 (227)가 존재한다. 상기 트랜지스터쌍은 제2노드의 전위를 이용하여 제3노드의 전위를 풀(full) Vcc로 프리차아지하기 위한 것이다. 상기 제1노드(201)와 제3노드(203)사이에는 네 개의 인버터들(231,232,233,234)과 제2킥킹캐패시터(235)가 직렬로 연결되어 있다. 또한, 상기 제1노드(201)는 인버터(23 9)와 제3킥킹캐패시터(241)를 통하여 제4노드(204)로 연결된다. 상기 제4노드(20 4)는 전원전압에 연결된 엔모오스트랜지스터(238)에 의해 Vcc-Vth레벨로 충전된 상태에 있다. 제4노드(204)에는 전원전압에 드레인이 접속된 프리차아지용의 엔모오스트랜지스터(237)의 게이트가 접속되어 있다. 이 엔모오스트랜지스터(237)의 소오스는 제5노드(205)에 연결되어 있다. 인버터(232)와 제5노드(205)사이에는 제4킥킹캐패시터(236)가 연결되어 있다. 상기 제5노드(205)와 제3노드(203)에 각각 게이트와 드레인이 연결된 제3아이솔레이션트랜지스터(240)의 소오스가 Vpp노드(180)에 접속되어 있다. 제5도에 근거하여 제5(a)도를 참조하면, 상기 XOR회로(210)의 출력에 연결된 제1노드(201)가 “로우”상태가 되면, 상기 제1노드(201)로부터 직렬연결된 세 개의 인버터(221)(222)(223)와 제1킥킹캐패시터(224)에 의하여 제2노드(202)의 전위가 Vcc-Vth레벨(엔모오스트랜지스터(225)에 의해 프리차아지된)로부터 2Vcc-Vth레벨까지 상승한다. 이는 엔모오스트랜지스터(226) 및 (227)로 하여금 풀(full) Vcc레벨로 상기 제3노드(203)를 충전시키도록 한다. 상기 제1노드(201)가 “로우”상태인 동안에는 상기 제4노드(204)의 전위는 Vcc-Vth레벨로부터 2Vcc-Vth레벨로 상승하므로, 제5노드(205)에는 엔모오스트랜지스터(237)를 통하여 풀 Vcc레벨의 전위가 형성된다. 그 후, 상기 제1노드(201)의 전위가 “하이”상태로 되면, 제3노드(20 3)의 전위는 제2킥킹캐패시터(235)의 동작에 의하여 Vcc레벨로부터 2Vcc레벨까지 상승한다. 마찬가지로, 이미 Vcc레벨을 가지는 제5노드(205)의 전위는 제4킥킹캐패시터(236)이 동작에 의하여 Vcc레벨로부터 2Vcc레벨까지 상승한다. 이러한 동작에 의하여 상기 제3아이솔레이션트랜지스터(240)는 2Vcc의 전압을 Vpp노드(180)로 공급한다. 이 액티브킥커(200)에 있어서, XOR회로(210)의 입력중의 하나가 전원전압 Vcc이므로, 상기 펌핑회로(100)에서와 마찬가지로 전원전압이 소정레벨 이상이 아니면 회로가 구동되지 않음을 알 수 있다. 또한, 상기 Pxie 및 Pdpx는 Vpp 전압을 사용하는 회로(예를들면, 워드라인을 구동시키는 워드라인드라이버)로부터 나오는 신호이므로, Vpp전압이 구동되는 동안 Vpp전압이 낮아지는 만큼의 전압을 상술한 과정에 의하여 보상시킬 수 있다. 액티브킥커의 수는 Vpp전압을 사용하는 회로의 갯수에 비례한다.

제6도를 참조하면, Vpp전압은 엔모오스트랜지스터(310)의 게이트에 인가됨에 의하여 현재의 그 레벨이 감지된다. 따라서, 전원전압과 감지노드(301)사이에 연결된 상기 엔모오스트랜지스터(310)의 드레쉬홀드전압은 원하는 Vpp레벨이 2Vcc인 경우에 게이트전압이 2Vcc 이하로 떨어질 때 트랜지스터가 턴오프되기 시작하고 그 이상일 때 턴온되기 쉬운 크기로 설정되어야 한다. 모오스트랜지스터에서 드레쉬홀드 전압을 설정하는 방법은 본 발명의 기술분야에서 잘 알려진 사실이므로 설명하지 않을 것이다. 상기 감지노드(301)와 접지저압 Vss사이에는 기준전압 Vref에 게이트가 접속된 엔모오스트랜지스터(320)가 설치되어 있다. 따라서, 상기 감지노드(301)와 접지전압 Vcc사이의 일정한 저항값을 Rref라 하고 전원전압과 감지노드(301) 사이의 저항값(이는 상기 Vpp의 레벨에 따라 달라짐)을 Rpp라 두면, 상기 감지노드(301)의 전압은 Rref/(Rpp+Rref)의 비에 따르게 된다. Vpp의 레벨이 낮아지면 상기 Rpp의 값이 커지므로 감지노드의 전압이 낮아진다. 그러면, 세개의 인버터들(340,350,360) 및 (370,380,390)을 통하여 “하이”상태의 감지신호DET 및 클램프신호CLMP가 발생된다. 반대로, 상기 Vpp의 레벨이 커지면, 줄어든 Rpp에 의해 감지노드(301)의 전위가 높아지므로, 상기 감지신호DET 및 클램프신호CLMP는 :로우상태로 된다. “하이”상태의 감지신호DET는, 제4(a)도에 도시한 바와 같이, 펌핑회로(100)로 궤환되어 오실레이터(110)를 구동시켜 전술한 Vpp펌핑동작을 수행하도록 함으로써, 낮아진 Vpp의 레벨을 상승시키도록 한다. 또한, 상기 감지신호DET가 “로우”상태인 경우에는 상기 오실레이터(110)를 디스에이블(disable)시킴으로써, 더 이상의 펌핑동작이 이루어지지 않도록 한다.

한편, 제7(a) 및 (b)도에서는 Vpp의 원하지 않는 레벨상승을 억제하기 위한 제1 및 제2클램퍼(400)(500)의 실시예를 보여준다. 제7(a)도에 개시된 것이나 제7(b )도에 도시된 클램퍼회로는 어느것이나 Vpp의 레벨이 소정레벨 이상으로 상승할 때 주변소자들의 파괴를 방지하기 위하여 과잉상승된 Vpp를 전원전압단 Vcc로 풀다운 (pull-down)시키는 역할을 한다. 즉, 제7(a)도를 참조하면, Vpp의 레벨이 커질 때 상기 디텍터(300)로부터 발생되는“로우”상태의 클램프신호CLMP가 피모오스트랜지스터(410)의 게이트에 인가됨으로써, 과도하게 높은 Vpp는 직렬연결된 엔모오스트랜지스터(420) 및 (430)과 상기 피모오스트랜지스터(410)의 채널들을 통하여 전원전압단으로 방전된다. 여기서, Vpp는 엔모오스트랜지스터(430)를 통하여 약 Vcc+Vth만큼 강하된다. 제7(b)도에서는, 상기 제7(a)도에서처럼CLMP를 사용하지 않고 직렬연결된 엔모오스트랜지스터(510),(520) 및 (530)을 통하여 Vpp가 방전된다. 여기서도 Vpp가 엔모오스트랜지스터(520)을 통하여 Vcc+Vth만큼 강하된다. Vpp의 풀다운레벨은 Vpp단으로부터 Vcc단으로 직렬연결된 전압강하에 기여하는 엔모오스트랜지스터들의 갯수(n)에 의하여 결정된다. 제7(a) 및 (b)도의 실시예에서는 n=1인 경우를 예로 들었으나, n개의 엔모오스트랜지스터들이 직렬로 연결되어 전압강하에 기여한다면, Vpp는 Vcc+Vth만큼 강하될 것이다.

그러면, 제8도의 파형도를 참조하여 본 발명에 따른 Vpp전압의 발생 및 보상동작에 관하여 설명한다. 하기되는 설명에서는 전술한 구성요소들이 Vpp의 상태에 맞추어 동작될 것이다. 제8도의 타이밍도에서 화살선들은 신호들간의 인과관계를 나타내는 것임을 유의하기 바란다.

전원저압 Vcc가 파워엎되기 이전에는(“로우”상태)펌핑회로(100)의 인버터 (112)의 출력이 “로우”상태이므로, 오실레이터로부터 출력되는 펌핑클럭PP는 “하이”상태를 유지한다. 파워엎싸이클이 되면, 제1 및 제2펌핑노드(165)(166)와 제1 및 제2아이솔레이션트랜지스터(141)(142)의 게이트는 제1 및 제2프리차아지회로(1 60)(170)에 의하여 전원전압 Vcc레벨로 프리차아지된다. 이는 승압노드(180)에 나타나는 Vpp의 레벨을 Vcc-Vth로 미리 충전시킨다. 전원전압 Vcc가 “하이”상태로 파워엎됨에 의해, 오실레이터는 일정한 주기를 가지고 오실레이팅하는 펌핑클럭PP를 발생한다. 그러면 이 펑핑클럭PP에 따라 서로 상보적으로 동작하는 제1 및 제2펌핑클럭PPa,PPb에 응답하여 상기 제1 및 제2펌핑노드(165)(166)와 제1 및 제2아이솔레이션트랜지스터(141)(142)의 게이트의 전위는 공히 2Vcc까지 상승한다. 그 결과, 승압노드(180)의 VPP는 2Vcc의 레벨로까지 상승하게 된다. 이 2Vcc레벨의 Vpp가 반도체메모리내에서 승압된 전압이 필요한 부분 예를들어 워드라인 또는 분리게이트 등에 공급될 때 차아지쉐어링(charge sharing)에 의한 전하소실로 인하여 전위가 낮아지게 된다(제8도에서 원형화된 점선부분(801)(802)을 보라). 이와같이 소모되는 전위에 대한 보충을 위하여 제5도의 액티브킥커(200)가 사용되고, 그 동작에 대해서는 제5(b)도와 관련하여 전술한 바 있으므로 중복설명은 하지 않을 것이다. 한편, 과도한 펌핑으로 현재의 Vpp의 레벨이 지나치게 높아지면, 제6도에서 클램프신호CLMP가 “로우”상태로 된다. 이는 전술한 바와 같이 현재의 제7(a)도에서 Vpp의 레벨을 Vcc+Vth만큼 떨어뜨림으로써 더이상 Vpp가 상승하지 못하도록 한다(제8도의 원형화된 점선부분(803)을 보라). 상기 클램프신호CLMP가 “로우”상태일 때는 감지신호DET도 “로우”상태이다. 이는 상기 펌핑클럭PP를 초기의 디스에이블상태와 마찬가지로 “하이”상태로 잡아둔다. 이것에 의해 펌핑회로(100)는 더 이상의 펌핑동작을 하지 않으므로, 상기 Vpp의 레벨이 원하지 않는 레벨로까지 저하될 수 있다(제8도의 원형화된 점선부분(804)을 보라). 그러나, 이러한 경우에는 상기 감지신호DET가 “하이”상태로 변환되고, 이것에 의해 펌핑동작이 다시 시작된다.

제4도 내지 제8도에 도시된 각 회로들은 본 발명의 기술적 사상에 입각하여 실현된 최적의 실시예들이지만, 본 발명의 기술적 범주내에서 본 발명과 동일한 효과를 얻는데에는 개시되지 않는 다양한 다른 실시예들에 의해서도 이루어질 수 있음은 이 기술분야의 통상의 지식을 가진자들에게는 자명한 사실이다.

전술한 본 발명에 따른 회로들의 동작을 살펴본 바에 의하면, 승압전압 Vpp는 액티브킥커(200)에 의하여 사용중에 낮아진 Vpp레벨을 보상시켜주는 수단과, 디텍터 (200)에 의하여 현재의 Vpp레벨이 안정적으로 유지되도록 하는 수단과, 또한 클램퍼 (400) 및 (500)에 의하여 Vpp의 과도한 상승을 억제하는 수단을 이용하므로써, Vpp의 레벨의 원하지 않는 상승 및 하강시, 또는 차아지쉐어링에 의한 전하소모로 인한 레벨의 저하가 일어나는 경우에도 그것의 레벨을 유지 및 회복시킬 수 있음을 알 수 있다. 다른 한편으로, 회로의 구성면에서 살펴본 바에 의하면, 제1도의 종래의 회로에서처럼 캐패시터를 사용하지 않고 제4(a)의 펌핑회로(100)와 제5도의 액티브킥커(200)를 이용하여 비트라인아이솔레이션트랜지스터에 승압된 전압을 공급할 수 있기 때문에, 엔채널센스앰프와 피채널센스앰프를 공동으로 사용할 수 있음은 물론 칩면적을 줄일 수 있는 효과가 있다. 또한, 펌핑회로(100)는 전원 전압 Vcc가 파워엎되어 있는 동안에만 동작되므로, 칩의 전력소모도 줄이는 이점이 있다.

Claims

소정레벨의 승압전압을 사용하는 회로들을 가지는 반도체메모리장치에 있어서, 상기 승압전압을 사용하는 회로에 연결된 승압노드와, 파워엎싸이클동안 소정레벨의 펌핑전압을 발생하는 펌핑회로와, 상기 펌핑전압에 응답하여 상기 펌핑전압을 상기 승압노드로 전송하는 아이솔레이션수단과, 상기 승압전압을 사용하는 회로로부터 출력되는 신호에 응답하여 상기 승압전압의 소정레벨의 강하분만큼 상기 승압전압의 레벨을 보상시키는 액티브킥커와, 상기 승압노드의 현재의 전위상태에 응답하는 감지신호를 최소한 상기 펌핑회로로 궤환시키는 디텍터와, 상기 감지신호를 입력하여 상기 승압전압의 소정레벨의 상승분만큼 상기 승압전압을 강하시키는 클램퍼를 구비함을 특징으로 하는 반도체메모리장치.
제1항에 있어서, 상기 펌핑회로가 전원전압과 상기 감지신호의 상태들에 따라 펌핑클럭을 발생하는 오실레이터와, 각각 제1 및 제2펌핑노드를 가지며 상기 펌핑클럭에 응답하여 서로 상보적으로 동작하는 제1 및 제2차아지펌프를 구비함을 특징으로 하는 반도체메모리장치.
제2항에 있어서, 상기 아이솔레이션수단이, 게이트가 상기 제1펌핑노드에 접속되고 채널이 상기 제2펌핑노드와 상기 승압노드사이에 접속된 제1아이솔레이션 트랜지스터와, 게이트가 상기 제2펌핑노드에 접속되고 채널이 상기 제2펌핑노드와 상기 승압노드사이에 접속된 제2아이솔레이션트랜지스터로 구성됨을 특징으로 하는 반도체메모리장치.
제3항에 있어서, 상기 제1 및 제2펌핑노드의 전위를 미리 소정레벨로 설정하여 주는 프리차아지회로를 더 구비함을 특징으로 하는 반도체메모리장치.
제1항에 있어서. 상기 승압노드의 전위를 미리 소정레벨로 설정하여 주는 프리차아지회로를 더 구비함을 특징으로 하는 반도체메모리장치.
제1항에 있어서, 상기 액티브킥커가, 상기 전원전압과 상기 승압전압을 사용하는 회로로부터 출력되는 복수개의 신호를 입력하는 논리게이트와, 킥킹노드와, 상기 논리게이트의 출력전위가 제1상태일 때 킥킹노드의 전위를 제1레벨로 설정하여 주는 프리킥커와, 상기 논리게이트의 출력전위가 제2상태일 때 상기 킥킹노드의 전위를 상기 제1레벨로부터 제2레벨로 끌어올리는 킥킹드라이버와, 상기 킥킹노드와 상기 승압노드사이에 채널이 연결되고 상기 킥킹노드의 전위에 응답하는 제3아이솔레이션트랜지스터를 구비함을 특징으로 하는 반도체메모리장치.
제1항에 있어서, 상기 클램퍼가 상기 감지신호의 전위상태에 따라 제어되고 상기 승압전압과 전원전압사이에 직렬로 형성된 직류패스를 가짐을 특징으로 하는 반도체메모리장치.
제1항에 있어서, 상기 클램퍼가 상기 승압전압과 전원전압사이에 직렬로 형성된 직류패스를 가짐을 특징으로 하는 반도체메모리장치.
펌핑수단을 이용하여 소정레벨의 승압된 전압을 승압전압을 사용하는 회로로 공급하기 위한 승압장치에 있어서, 상기 펌핑수단과 상기 승압전압이 필요한 회로사이에 연결되고 상기 펌핑수단에 의해 만들어진 펌핑전압에 응답하여 상기 펌핑전압을 상기 승압전압을 사용하는 회로로 전송하는 제1스위칭수단과, 전압 킥킹수단을 가지고 상기 승압전압을 사용하는 회로의 출력측과 입력측사이에 연결되어 상기 승압전압을 사용하는 회로로부터 출력되는 신호들의 상태에 따라 상기 전압킥킹수단들에 의해 만들어진 킥킹전압을 상기 승압전압을 사용하는 회로로 전송하는 제2스위칭수단을 구비함을 특징으로 하는 승압장치.
제9항에 있어서, 상기 제1스위치수단이, 상기 펌핑전압과 상기 승압전압을 사용하는 회로사이에 채널이 연결되고 상기 펌핑전압에 게이트가 접속된 절연게이트 전계효과트랜지스터로 이루어짐을 특징으로 하는 승압장치.
제9항 또는 제10항에 있어서, 상기 제2스위칭수단이, 상기 킥킹전압과 상기 승압전압을 사용하는 회로사이에 채널이 연결되고 상기 킥킹전압에 게이트가 접속된 절연게이트전계효과트랜지스터로 이루어짐을 특징으로 하는 승압장치.
복수개의 메모리셀들과 상기 복수개의 메모리셀들의 각각에 연결된 복수개의 워드라인들과, 상기 복수개의 메모리셀들의 각각에 연결된 복수개의 비트라인들과, 상기 복수개의 비트라인들에 대응하는 복수개의 입출력라인들과, 상기 한쌍의 비트라인사이에 각각 연결되어 상기 비트라인쌍사이의 전위차를 증폭한는복수개의 센스엠프들과, 상기 비트라인들과 입축력라인들사이에 연결된 복수개의 분리게이트들과, 상기 워드라인들을 선택하는 복수개의 워드라인드라이버들을 가지는 반도체메모리장치에 있어서, 상기 승압전압을 사용하는 회로에 연결된 승압노드와, 파워엎싸이클동안 소정레벨의 펌핑저압을 발생하는 펌핑회로와, 상기 펌핑전압에 응답하여 상기 펌핑전압을 상기 승압노드로 전송하는 아이솔레이션수단과, 상기 승압전압을 사용하는 회로로부터 출력되는 신호에 응답하여 상기 승압전압의 소정레벨의 강하분만큼 상기 승압전압의 레벨을 보상시키는 액티브킥커와, 상기 승압노드의 현재의 전위상태에 응답하는 감지신호를 최소한 상기 펌핑회로로 궤환시키는 디텍터와, 상기 감지신호를 입력하여 상기 승압전압의 고정레벨의 상승분만큼 상기 승압전압을 강하시키는 클램퍼를 구비함을 특징으로 하는 반도체메모리장치.
제12항에 있어서, 상기 펌핑회로가 전원전압과 상기 감지신호의 상태들에 따라 펌핑클럭을 발생하는 오실레이터와, 각각 제1 및 제2펌핑노드를 가지며 상기 펌핑클럭에 응답하여 서로 상보적으로 동작하는 제1 및 제2차아지펌프를 구비함을 특징으로 하는 반도체메모리장치.
제13항에 있어서, 상기 아이솔레이션수단이, 게이트가 상기 제1펌핑노드에 저속되고 채널이 상기 제1펌핑노드와 사이 승압노드사이에 접속된 제1아이솔레이션트랜지스터와, 게이트가 상기 제2펌핑노드에 접속되고 채널이 상기 제2펌핑노드와 상기 승압노드사이에 접속된 제2아이솔레이션트랜지스터로 구성됨을 특징으로 하는 반도체메모리장치.
제14항에 있어서, 상기 제1 및 제2펌핑노드의 전위를 미리 소정레벨로 설정하여 주는 프리차아지회로를 더 구비함을 특징으로 하는 반도체메모리장치.
제12항에 있어서, 상기 승압노드의 전위를 미리 소정레벨로 설정하여 주는 프리차아지회로를 더 구비함을 특징으로 하는 반도체메모리장치.
제12항에 있어서, 상기 액티브킥커가, 상기 전원전압과 상기 승압전압을 사용하는 회로로부터 출력되는 복수개의 신호를 입력하는 논리게이트와, 킥킹노드와, 상기 논리게이트의 출력전위가 제1상태일 때 상기 킥킹노드의 전위를 제1레벨로 설정하여 주는 프리킥커와, 상기 논리게이트의 출력전위가 제2상태일 때 상기 킥킹노드의 전위를 상기 제1레벨로부터 제2레벨로 끌어올리는 킥킹드라이버와, 상기 킥킹노드와 상기 승압노드사이에 채널이 연결되고 상기 킥킹노드의 전위에 응답하는 제3아이솔레이션트랜지스터를 구비함을 특징으로 하는 반도체메모리장치.
제12항에 있어서, 상기 클램퍼가 상기 감지신호의 전위상태에 따라 제어되고 상기 승압전압과 전원전압사이에 직렬로 형성된 직류패스를 가짐을 특징으로 하는 반도체메모리장치.
제12항에 있어서, 상기 클램퍼가 상기 승압전압과 전원전압사이에 직렬로 형성된 직류패스를 가짐을 특징으로 하는 반도체메모리장치.