KR950001559B1 - 영상신호의 시간축 오차 보정장치 - Google Patents

Abstract

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Description

영상신호의 시간축 오차 보정장치

제1도는 종래의 보정장치 블럭도.

제2도는 통상의 시간축 오차를 설명하기 위한 신호 파형도.

제3도는 본 발명의 보정장치 전체 블럭도.

제4도는 본 발명의 수평주기간 시간축 오차 검출기 상세 블럭도.

제5도는 본 발명의 시간축 오차 보정기 상세 블럭도.

제6도는 본 발명의 인터플레이터 상세 블럭도.

제7도는 본 발명의 데이터 저장 메모리 구조도.

제8도는 본 발명의 원리를 설명하는 예시도.

* 도면의 주요부분에 대한 부호의 설명

31 : A/D 변환기 32 : 전압제어 발진기

33, 42 : 메모리 제어기 34, 35, 41 : 1수평주기 메모리

36 : 시간축 오차 보정기 37 : 1수평주기 FIFO 메모리

38 : 수평주기간 시간축 오차 검출기 39 : 1필드 메모리

40 : 1필드 메모리 제어기 43 : D/A 변환기

본 발명은 시간축 오차 보정장치에 관한 것으로, 특히 비디오 디스크 플레이어(VDP) 및 VCR과 같은 영상기록 재생기에서 시간축 오차를 보정해주는 장치에 관한 것이다.

일반적으로 영상기록 재생기에 있어서 시간축 오차는 색얼룩이나 번짐같이 좋지 못한 현상을 발생시키고 심할 경우에는 아예 칼라가 없어지고 흑백의 화면을 디스플레이하게 한다.

따라서 시간축 오차는 될 수 있는 한 적게 하여야만 깨끗하고 선명한 화면을 얻을 수 있다. 그러나 비디오 디스크 플레이어나 비디오테이프 레코더와 같은 영상기록재생기는 기록되어 있는 영상신호자체에 존재하는 시간축 오차 및 헤드나 디스크의 회전 속도가 일정하지 못하여 필연적으로 시간축 오차가 발생하게 된다.

제2도는 비디오 신호의 시간축 오차를 도시한 것으로 (A)파형은 시간축 오차가 없는 비디오 신호를 (B)파형은 시간축 오차가 존재하는 비디오 신호를, 그리고 (C)는 상기 (A), (B) 파형의 시간축 오차에 비례하는 전압치를 표시한 것이다. 시간축 오차에 비례하는 전압치는 상기 (C)파형처럼 1수평 주기마다 구형 파상으로 구해진다. 왜냐하면 1수평주기 동안 시간축 변동을 비교할 수 있는 곳은 수평동기 신호(Hsyc)가 있는 곳과 버스트 신호(BST)가 있는 곳만 가능하기 때문이다.

그러나 일체적으로는 파형(C)의 접선처럼 시간축은 선형적으로 변화하고 있다. 따라서 완벽한 시간축 보상을 위해서는 파형(C)의 점선에 해당하는 보상을 해야 한다.

제1도에 이를 실현하기 위한 종래의 시간축 보정장치 블럭도를 나타내었다.

시간축 오차가 존재하는 아날로그 비디오 신호(10)를 가변되는 샘플링 클럭에 따라 디지털 신호로 바꿔주는 A/D 변환기(11)는 1수평주기 기간만큼 디지털 비디오 신호를 저장하는 1H 메모리(13)에 결선되고 상기 1H 메모리(13)의 출력은 262.5수평주기만큼의 디지털 비디오 신호를 저정하는 1필드 메모리(15) 및 1수평주기 기간만큼 디지털 비디오 신호를 저장하는 1H 메모리(17)에 각각 결선된다.

한편 시간축 오차에 비례하는 시간축 오차 전압치(9) 신호는 입력되는 전압에 비례하여 클럭 주파수를 가변시키는 전압제어 발진기(12)에 입력되고, 상기 전압제어 발진기(12)는 상기 A/D 변환기(11)에 입력되는 동시에 상기 1H 메모리(13)의 읽기, 쓰기를 담당하는 1H 메모리 제어기(14)에 결선되며, 상기 1H 메모리 제어기(14)는 쓰기에 관련되는 어드레스 신호(WA) 라이트 인에이블 신호(WE) 읽이에 관련되는 어드레스 신호(RA) 리드 인에이블 신호(RE)가 각각 상기 1H 메모리(13)에 결선되며, 또한 이와 유사하게 1H 메모리 제어기(18)는 시간축 오차 전압치(9) 신호를 입력받는 한편, 쓰기에 관계되는 어드레스 신호(WA) 라이트 인에이블 신호(WE) 읽기에 관련되는 어드레스 신호(RA) 리드 인에이블 신호(RE)가 각각 상기 1H 메모리(17)에 결선되며, 1필드 메모리 제어기(16)도 위와 같이 각각(WA), (WE), (RA), (RE) 신호를 상기 1필드 메모리(15)에 출력한다.

한편, 상기 1필드 메모리(15)의 출력과 상기 1H 메모리(17) 출력은 2개의 입력중 1개를 선택 단자에 따라 선택하는 2 : 1 멀티플렉서(19)에 연결되고 상기 2 : 1 멀티플렉서(19)는 디지털 비디오 신호를 아날로그 비디오 신호로로 변환시켜 주는 D/A 변환기(20)에 결선된다.

상기한 구성에서 상기 제2도의 (C)파형과 같이 시간축 오차에 비례하는 구형파 전압치(9) 신호가 전압제어 발진기(12)에 입력되면, 상기 전압제어 발진기(12)는 입력되는 전압치에 비례하는 클럭을 발생시킨다. 이때 클럭은 상기 제2도 (C)의 파형에서 알 수 있듯이 입력되는 비디오 신호(10)가 기준보다 축소되어 들어오면 빠른 클럭을 발생시켜, A/D 변환기(11)가 빨리 비디오 신호를 샘플링 하도록 하며, 이와 반대로 상기 입력되는 비디오 신호(10)가 기준보다 늘어져서 들어오면 느린 클럭을 발생시켜 상기 A/D 변환기(11)가 느리게 비디오 신호를 샘플링 하도록 하여, 결과적으로 비디오 신호가 빠르게 들어오던 느리게 들어오든 샘플링된 데이터량은 일정하도록 한다.

그러나 상기 전압제어 발진기(12)에 입력되는 시간축 오차 전압치(9) 신호는 제2도 (C)파형처럼 1수평 주기동안 일정하고 1수평 주기마다 변화하므로 샘플링된 데이터량은 일정하지 못하다.

즉 다시 말하면, 샘플링된 데이터량이 항상 일정하려면 시간축 오차 전압치는 제2도 (C)파형의 점선처럼 선형적으로 변해야만 한다. 그러나 이렇게 시간축 오차를 검출하는 것은 불가능하다. 왜냐하면 시간축 오차 정보는 수평동기 신호(Hsyc) 및 버스트 신호(BST)에서만 비교가 가능하기 때문이다.

한편, 1수평주기 단위로 샘플링된 디지털 비디오 신호(10)는 제1도 1H 메모리(13)에 저장되고, 1/2 수평주기의 시간 간격후에 1필드 메모리(15) 및 1H 메모리(17)에 저장된다.

상기 1필드 메모리(15)에는 262.5 수평주기 만큼의 데이터량이 저장되고, 이는 1화면분의 데이터량에 해당하는 것으로 필요시 비디오 신호 입력에 관계없이 원하는 화면을 디스플레이하는데 사용된다.

한편 상기 1H 메모리(17)에 저장된 비디오 신호는 1H 메모리 제어기(18)의 리드(read) 어드레스(RA) 및 리드 인에이블(RE)에 의해 읽혀지는데, 이때 일정한 클럭으로 읽는 것이 아니라 앞에서 설명한 1수평주기간의 시간축 오차를 선형적으로 변화시켜주기 위해 제2도 (C)파형의 점선에 해당되게 리드클럭을 가변시켜 읽어낸다. 이렇게 하므로써 1수평주기간의 시간축 오차도 제거할 수 있게 된다.

읽혀진 디지털 비디오 신호는 2 : 1 멀티플렉서(19)를 거쳐 디지털 신호를 아날로그 신호로 바꿔주는 D/A 변환기(20)에 입력되어, 결과적으로 시간축 오차가 제2도 (C) 파형의 점선과 같이 선형적으로 보정된 비디오 신호가 얻어진다.

그러나 상기한 종래의 기술에는 두가지의 문제점이 있다.

첫째는 상기 1H 메모리(17)에 저장되어 있는 디지털 비디오 신호를 제2도 (C)파형의 점선에 해당되도록 가변하면서 읽어야 완벽한 시간축 오차를 보정할 수 있는데, 이와 같이 미세하게 가변되는 클럭을 디지털적으로 만드는데는 한계가 있으며, 둘째, 상기 1필드 메모리(15)에 저장되어 있는 비디오 신호는 1수평주기간 선형적으로 보상되지 못한 신호다. 따라서 필요시 1화면을 디스플레이 할 때 완벽하게 시간축 오차가 보상되지 못하여 엉상 플레이시보다 화면의 질이 떨어지게 되는 단점이 있다(특히 화면의 오른쪽 부분).

따라서, 본 발명은 상기한 종래의 제반 문제점들을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 비디오 디스크 플레이어 및 비디오 테이프 레코더와 같은 영상기기록 재생장치에서 기록되어 있는 영상신호 자체에 존재하는 시간축 오차와 헤드 및 디스크의 회전속도가 일정하지 못하여 발생하는 시간축 오차를 보정하는 장치로, 특히 1수평주기 단위로 검출한 시간축 오차를 1수평주기 내에서 선형적으로 보정함으로써 완벽한 시간국 오차 보정이 가능하도록 하는 영상신호의 시간축 오차 보정장치를 제공함에 있다.

상기한 본 발명의 목적을 달성하기 위한 바람직한 실시예를 이하 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.

본 발명은 1수평주기간 시간축 오차를 구형파적이 아닌 선형적으로 보상하는 방법으로 본 발명에서는 구형파적으로 샘플링된 데이터를 연상하여 시간축 오차가 보상된 새로운 데이터값을 만들어내는 방법을 사용한다. 제3도는 본 발명을 실현하기 위한 블럭도이다. 시간축 오차가 존재하고 아날로그 비디오 신호를 수평주기 단위로 가변되는 샘플링 클럭에 따라 디지털 신호로 바꾸어주는 A/D 변환기(31)는 1수평주기 기간만을 디지털 신호를 저장하는 1수평주기 메모리(34), 1수평주기 메모리(35)의 입력에 각각 결선되고, 상기 1수평주기 메모리(34) 및 상기 1수평주기 메모리(35) 및 입력되는 데이터를 순차적으로 1수평주기 만큼 저장하는 1수평주기 FIFO(Firest-In, First out) 메모리(37)의 출력을 각각 시간축 오차 보정을 위해 샘플링된 데이터를 연산하고 시간축 오차와 관련된 각종 타이밍을 제어하는 시간축 오차 보정기(36)의 (BI)단에 결선되며, 시간축 오차에 비례하는 시간축 오차 전압치(29) 신호는 입력되는 신호에 비례하여 클럭 주파수를 가변시키는 전압제어 발진기(32)에 입력되고, 상기 전압제어 발진기(32)는 상기 A/D 변환기(31)에 입력되는 동시에 메모리 제어기(33) 및 수평주기내 시간축 오차가 어느정도인지를 판별하는 수평주기간 시간축 오차 검출기(38)에 각각 결선된다.

한편 상기 메모리 제어기(33)는 상기 1수평주기 메모리(34)의 데이터 쓰기(Writing)에 관련되는 어드레스 신호(WA₁) 및 라이트 인에이블 신호(WE₁) 신호를 발생시켜 상기 1수평주기 메모리(34)에 출력하는 한편 상기 1수평주기 메모리(35)의 데이터 쓰기에 관련되는 어드레스 신호(WA₂) 및 라이트 인에이블 신호(WE₂)를 발생시켜 상기 1수평주기 메모리(35)에 출력한다.

또한 시간축 오차에 비례하여 전압치가 1수평주기 마다 구형파적으로 바뀌는 시점을 가리키는 신호(28)는 1수평주기 내의 시간축 오차가 어느정도인지를 판별하는 수평주기간 시간축 오차 검출기(38)에 결선되고, 상기 수평주기간 시간축 오차 검출기(38)의 출력인(DT) 신호와 (A＜B) 신호는 각각 시간축 오차 보정기(36)에 결선되며, 상기 시간축 오차 보정기(36)는 상기 1수평주기 메모리(34) 및 상기 1수평주기 메모리(35), 및 상기 1수평주기 FIFO 메모리(37)의 읽기(Reading)에 관련되는 어드레스 신호(RA) 및 리드 인에이블 신호(RE1)(RE2)(RE3)를 발생시켜, 각각의 1수평주기 메모리(34)(35) 및 1수평주기 FIFO 메모리(37)에 각각 출력하는 한편, 1수평주기간 시간축 오차가 완전히 보정된 디지털 영상신호(72)를 1화면분의 화상데이타를 저장하는 1필드 메모리(39)에 출력하는 동시에 1수평주기의 화면데이타를 저장하는 1수평주기메모리(41)로 각각 출력하며, 또한 시간축 보정중의 화상 데이터(D₁)을 잠시 저장하기 위해 상기 1수평주기 FIFO 메모리(37)에 각각 결선한다.

한편 상기 1필드 메모리 제어기(40)는 상기 1필드 메모리(39)의 쓰기에 관계하는 어드레스 신호(WA) 라이트 인에이블 신호(WE) 및 읽기에 관계하는 어드레스 신호(RA) 및 리드 인에이블 신호(RE)를 발생시켜 상기 1필드 메모리 제어기(39)에 출력하는 한편 메모리 제어기(42)는 상기 1수평주기 메모리(41)의 쓰기에 관계하는 어드레스 신호(WA) 라이트 인에이블 신호(WE) 및 읽기에 관계하는 어드레스 신호(RA) 및 리드 인에이블 신호(RE)를 발생시켜 상기 1수평주기 메모리(41)에 출력하며, 상기 1필드 메모리(39) 및 상기 수평주기 메모리(41)의 출력은 디지털 영상신호를 아날로그 신호로 변환하는 D/A변환기(43)에 결선된다.

한편 제3도의 상기 수평주기간 시간축 오차 검출기(38)의 내부 블럭도가 제4도로써 하기에 그 구성을 기술한다. 상기 제3도의 상기 전압제어 발진기(32) 출력(VCLK)는 제4도 카운터(45)의 (CLK) 단자에 입력되고 상기 카운터(45)의 출력은 입력되는 데이터를 클럭에 따라 저장하는 래치(47)에 결선되고, 상기 래치(47) 출력은 샘플링된 데이터수와 910과의 차이를 검출하는 |A-B| 검출기(49)에 연결되는 동시에 입력되는 두 신호의 크기를 비교하는 비교기(48)에 입력되며, 상기 |A-B| 검출기(49)의 출력은 클럭에 따라 입력되는 데이터를 저장하는 래치(50)에 결선되고, 상기 비교기(48)의 출력은 클럭에 따라 입력되는 데이터를 저장하는 래치(51)에 결선되고, 시간축 오차에 비례하여 전압치가 1수평주기마다 구형파적으로 변화하는 시점을 가르키는(EB) 신호는 각종 타이밍을 발생시키는 타이밍 제어기(46)에 결선되고, 상기 타이밍 제어기(46)는 상기 카운터(45)를 리셋(reset)시키는 (RESET)신호를 상기 카운터(45)에 출력하며, 래치신호(D1)(D2)를 발생시켜, 각각 상기 래치(47)(50)(51)에 출력한다. 또한 상기 제3도의 시간축 오차 보정기(36)의 내부 블럭도가 제5도로써 그 구성을 하기에 기술한다.

수평주기간 시간축 오차로 나타내는 (DT) 신호는 2 : 1 멀티플렉서(55)의 한쪽 입력단에 결선되고 상기 2 : 1 멀티플렉서(55)의 출력은 덧셈기(56)의 한쪽 입력단에 결선되며, 상기 덧셈기(56)의 출력은 시간축 오차 보정에 필요한 데이터가 저장되어 있는 데이터 저장 메모리(58)의 어드레스 단자(ADD)에 결선되고, 상기 데이터 저장 메모리(58)의 2개의 데이터는 각각 래치(59)와 래치(60)에 결선되고, 상기 래치(59)의 출력은 2개의 입력중 어느 하나를 선택하는 상기 2 : 1 멀티플렉서(55)의 한쪽 입력단자에 결선되고, 상기 래치(60)의 출력은 그 입력의 크기를 비교하는 비교기(62) 및 비교기(63)의 한쪽 입력단자에 각각 결선되며, 상기 비교기(62)의 출력은 각종 타이밍을 발생하는 타이밍 제어기(61) 및 타이밍 제어기(69)에 입력되며, 상기 비교기(63)의 출력은 상기 타아밍 제어기(61)에 결선되는 한편 상기 제3도의 수평주기간 시간축 오차 검출기(38)에서의 출력인 (A＜B)신호는 앤드게이트(57)의 한쪽 입력단에 결선되고 상기 앤드게이트(57)의 다른쪽 입력단에는 5V가 결선되고 상기 앤드게이트(57)의 출력은 상기 덧셈기(56)의 한쪽 입력단에 결선된다.

한편 2개의 입력을 더하는 덧셈기(64)의 한쪽 입력단에는 ＂1＂이 결선되고, 상기 덧셈기(64)의 출력은 래치(65) 및 덧셈기(66)의 한쪽 입력단에 결선되고 상기 래치(65)의 출력은 각각 상기 덧셈기(64) 및 2 : 1 멀티플렉서(68) 그리고 비교기(62)의 한쪽 입력단에 각각 결선되고, 상기 덧셈기(66)의 한쪽 입력단은 ＂1＂이 결선되며, 상기 덧셈기(66)의 출력은 상기 래치(67)에 입력되고, 상기 래치(67)의 출력은 두개의 입력중 어느 하나를 선택하는 상기 2 : 1 멀티플렉서(68)의 한쪽 입력단자에 결선되고 각종 제어 신호를 발생하는 상기 타이밍 제어기(69)는 상기 덧셈기(64)를 리셋하는 (reset) 신호를 발생시켜 상기 덧셈기(64)에 출력하며, 상기 (65)(67)의 래치 클럭을 발생시켜 상기 래치(65)와 래치(67)의 (CLK) 단자에 출력하며, 상기 2 : 1 멀티플렉서(68)의 선택 신호를 발생시켜 상기 2 : 1 멀티플렉서(68)로 출력하는 한편, 상기 제3도의 1수평주기 메모리(34)와 1수평주기 메모리(35) 그리고 상기 1수평주기 FIFO 메모리(37)의 읽기에 관계되는 리드 인에이블 신호(RE1)(RE2)(RE3)를 발생시켜 출력하며, 인터폴레이션(interpolation) 계수가 저장되어 있는 계수 저장 메모리(70)의 쓰기, 읽기에 관련된 신호인 (WA)(WE)(RA)(RE)를 발생시켜 상기 계수저장 메모리(7)에 출력하며, 상기 계수 저장 메모리(10)의 출력은 인터폴레이터(71)에 결선되고, 입력되는 두 영상 데이터를 이용해 시간축 오차가 보정된 새로운 데이터를 연산하는 상기 인터플레이터(71)는 영상 신호인(BI)를 입력받고, 계수 및 데이터 래치 신호를 상기 타이밍 제어기(69)로부터 입력받아 연산한 후 1 : 2 멀티플렉서(72)로 출력한다.

한편 상기 인터플레이터(71)의 세부 블럭도가 제6도로써 그 구성을 다음과 같이 구성한다.

영상 데이터인 (BI) 신호는 래치(75) 및 래치(78)에 각각 결선되고, 인터폰 레이션 계수인 (Q) 신호는 래치(76) 및 래치(77)에 각각 결선되며, 래치 클럭 신호인 (IN1)은 상기 래치(75) 및 래치(76)의 (CLK) 단자에 결선되고, 래치 클럭 신호(IN2)은 상기 래치(77) 및 래치(78)의 (CLK) 단자에 결선되고, 상기 래치(75)의 출력은 두 입력을 받아 곱하는 곱셈기(79)에 결선되고 상기 래치(77)와 래치(78)의 출력도 두 입력을 받아 곱하는 곱셈기(80)에 결선되며 상기 곱셈기(79) 및 곱셈기(80)의 출력은 각각 덧셈기(81)의 입력단에 각각 결선되고, 상기 덧셈기(81)의 출력은 제산기(82)의 한쪽 입력단에 결선되고, 나누는 값인 R은 상기 제5도의 계수 저장 메모리(70)로부터 상기 제산기(82)에 결선된다.

이하 이들의 동작 및 작용 효과를 설명한다.

수평주기간 시간축 오차를 상기 제2도 (C)의 점선과 같이 보정하는 방법으로 본 발명에서는 1수평주기 단위로 샘플링된 데이터중 인접된 그 데이터를 1수평주기내의 시간축 오차에 비례하는 계수와의 연산에 의해 시간축 오차를 보상한다. 먼저 제8도를 이용하여 본 발명의 원리를 설명하고, 제3도 내지 제7도를 이용하여 본 발명의 원리를 실현할 구체적 회로의 동작 설명을 행한다.

1수평 단위로 검출되는 시간축 오차는 제2도 (C)파형의 실선과 같이 1수평주기 단위로 구형파적으로 변하며, 이에 비례하여 아날로그 영상신호가 샘플링 된다는 것을 종래 장치에서 설명하였다.

즉, 이 의미는 1수평주기의 영상신호의 샘플링 될 수가 시간축 오차가 없을 때의 샘플링수를 기준으로 하여 더 많은 수가 샘플링 되거나 더 적은 수가 샘플링 됨을 의미한다. 따라서 종래 장치에서는 이를 보정하기 위해 읽는 (Reading) 클럭을 제2도 (C)파형의 점선과 같이 시간적으로 가변되는 클럭을 사용하였다. 그러나 본 발명에서는 읽는 클럭을 일정한 고정 클럭을 사용하고 대신 샘플링된 데이터를 1수평주기 내의 시간축 오차에 비례하는 연산을 행해 출력되는 데이터수를 항상 시간축 오차가 전혀 없는 샘플링 데이터수로 바꾸어 출력한다.

상기 제8도는 그 원리를 나타내고 있다.

즉 가령 시간축 오차가 전혀 없을 때 샘플링한 데이터수가 8개라고 가정했을 때 상기 제8a도는 샘플링된 데이터수가 시간축 오차가 없을 때 보다 1개 많은 9개를 나타내고, 상기 제8b도는 샘플링된 데이터수가 시간축 오차가 없을때보다 1개 적은 7개인 경우를 나타내며, 이때 9개 및 7개의 데이터를 모두 정상적인 경우의 8개의 바꾸는 것을 나타낸다.

즉, 상기 제8a도의 경우 시간축 오차가 보상된 첫번째 데이터를 만들기 위해 시간축 오차가 존재하는 첫 번째 데이터에 7의 계수를 곱하고, 동시에 두번째 데이터에 0의 계수를 곱한 후 이를 2로 나누어서 보상된 첫번째 데이터를 구하며, 보상된 2번째 데이터를 만들기 위해선 시간축 오차가 존재하는 두번째 데이터에 6의 계수를 곱하고, 동시에 세번째 데이터에 1을 곱한 후 이를 2로 나누어 보상된 두 번째 데이터를 구한다. 즉 다음에 표시한 공식에 의하여 9개인 데이터를 선형적으로 보상된 8개의 데이터로 만드는

것이 가능하다.

이와는 반대로 상기 제8b도는 시간축 오차가 없을 때보다 1개의 데이터가 적은 경우를 나타내며 이때에는 데이터수를 1개 눌러야 한다. 상기 제8b도에 이의 계수비를 나타내었고, 이에 보장된 데이터를 구하는 공식을 도시하였다.

(단, I=1, 8일 때)

(단, I=2-7일 때)

상기의 보상에는 시간축 오차가 없을 때 샘플링 데이터수가 8개인 경우에 대해서이나, 실제로는 버스트 신호의 4배 즉 4fsc(fsc=3.5MHz)로 샘플링하게 되며, 이때 샘플링된 데이터수는 910개이다.

따라서 이하 동작 설명은 910개를 기준으로 하여 설명한다.

제3도는 상기에서 설명한 본 발명의 원리를 실제로 구현하는 블럭도이다.

제2도 (C)파형과 같이 시간축 오차에 비례하는 구형파 전압치(29) 신호가 제3도의 전압제어 발진기(32)에 입력되면, 상기 전압제어 발진기(32)는 입력되는 전압치에 비례하는클럭을 발생시켜 상기에서 설명한 바와 같이 입력되는 비디오 신호가 시간축 오차가 없을 때보다 축소되어 들어오면 빠른 클럭을 발생시켜 A/D 변환기(31)가 빨리 비디오 신호를 샘플링하도록 하며, 이와 반대로 늘어져서 들어오면 느린 클럭을 발생시켜 상기 A/D변환기(31)가 느리게 비디오 신호를 샘플링 하도록 하여, 결과적으로 샘플링된 비디오 신호의 갯수가 가능한한 910개가 되도록 한다.

그러나 실제로는 클럭의 변화는 1수평주기 단위로 되므로 상기 원리에서 설명하였듯이 910개를 중심으로 더 많이 샘플링 되거나 더 적게 샘플링된다. 한편 샘플링된 데이터는제3도의 1수평주기 메모리(34)(35)의 1수평주기 메모리 중의 하나에 저장되는데 상기 1수평주기 메모리가 2개인 이유는 어느 한곳의 메모리에 데이타가 써질 경우 나머지 하나의 메모리 데이터는 뒷난에서, 그 데이터를 읽어들여 연산하기 위함이다. 즉, 샘플링된 데이터는 1수평주기 단위로 서로 번갈아 상기 1수평주기 메모리(34)(35)에 써지게 되며, 제3도의 메모리 제어기(33)에서 (WA1)(WA2) 및 (WE1)(WE2) 제어 신호로서 이를 제어하게 된다. 이때 라이팅(Writing) 동기신호는 제3도의 상기 전압제어 발진기(32)의 출력인 (VCLK) 신호이다.

한편 1수평주기 동안 샘플링되는 데이터수를 검출해내기 위해 제3도의 수평주기간 시간축 오차 검출기(38)가 이용된다.

이의 상세 회로도가 제4도이다. 즉 제2도 (C)파형의 실선과 같이 1수평주기마다 구형파적으로 변하는 시점을 나타내는 (EB) 신호가 제4도의 타이밍 제어기(46)에 입력되면, 상기 타이밍 제어기(46)는 카운터(45)의 (Reset) 단자로 리셋신호를 발생시켜, 상기 카운터(45)의 내용을 ＂0＂으로 만든다. 그 이후 리셋신호는 다시 디세이블(disable) 상태로 돌아가며, 따라서 상기 카운터(45) 제3도의 전압제어 발진기(32)의 출력신호(VCLK)에 따라서 카운터를 행하게 된다.

상기 카운터(45)의 동작을 시간축 오차에 비례하는 신호가 다시 1수평주기가 지나 구형파적으로 변하는, 시점을 나타내고 (EB) 신호가 들어오기 직전까지 행해지며, 상기 (EB) 신호가 입력되면 그때까지 카운터된 결과가 제4도의 타이밍 제어기(46)의 출력(D1)에 의해 래치(47)에 저장된다.

또한 |A-B|검출기(49)는 샘플링된 데이터수와 910과의 차이를 검출하며, 비교기(48)는 샘플링된 데이터가 910보다 큰지 적은지를 판별하며, 이의 결과는 상기 타이밍 제어기(46)의 (D2) 클럭에 의해 상기(50)(51)에 각각 래치되며, 이의 출력 즉 샘플링된 데이터수와 910과의 차이 신호인 (DT) 신호와 샘플링 된 데이터수가 910보다 큰지 작은지를 판별하는 (A＜B) 신호는 제3도의 시간축 오차 보정기(36)로 입력된다.

상기 시간축 오차 보정기(36)는 위에서 언급한 (DT) 신호와(A＜B) 신호를 근거로 해 샘플링된 데이터를 시간축 오차에 비례하는 선형 연산을 행해 샘플링된 데이터수를 910개로 만들어 시간축 오차를 완벽하게 보상한다. 제5도는 제3도의 시간축 오차 보정기(36)의 상세 회로도이다.

상기 제5도에서 상기 설명한 본 발명의 원리를 실제로 행해 시간축 오차를 보정한다.

먼저 제5도의 2 : 1 멀티플렉서(55)로 입력된 샘플링된 데이터수와 910과의 차리를 나타내는 (DT) 신호는 상기 2 : 1 멀티플렉서(55)를 거쳐 덧셈기(56)의 한쪽 입력단에 인가되며, 한편 샘플링된 데이터수가 910보다 큰지 작은지를 나타내는 신호인 (A＜B) 신호는 앤드(AND)게이트(57)에 입력단에 각각 인가되고 상기 앤드게이트(57)를 거쳐 덧셈기(56)에 인가된다. (A＜B)신호는 샘플링된 데이터수가 910보다 적을 때 1로 되어 샘플링된 데이터수가 910보다 적을 때 상기 덧셈기(56)의 (B) 입력단자에 ＂2＂로 만들며, 샘플링된 데이터수가 910보다 많을 때는 상기 덧셈기(56)의 (B) 입력단자를 ＂0＂으로 만든다.

따라서 상기 덧셈기(56)은 초기에 샘플링된 데이터수가 910보다 많을 경우는 910과의 차이가 910보다 적을 경우는 910과의 차이에 ＂2＂가 더해진 값이 데이터 저장 메모리(58)의 어드레스 단자인 (ADD)로 출력된다. 제7도는 상기 데이터 저장 메모리(58) 내용을 나타내고 있다.

즉 샘플링된 데이터와 910과의 차이에 대응해 데이터 개수 및 다음 어드레스 옵셋이 결정되며, 데이터 갯수 값은 상기 제5도의 래치(59)에 저장되고, 다음 어드레스 값은 래치(60)에 각각 저장되며, 클럭신호는 타이밍 제어기(61)로부터 공급된다. 한편, 상기 제7도는 샘플링된 데이터 갯수의 편이 시간축 오차가 없는 경우에 비해 최대 2개 벗어난 정도만을 표시하고 있으나 필요에 따라서는 그 범위를 원하는 만큼 늘일 수 있다. 또한 벗어난 정도가 어디라도 관계없이 언제나 0 어드레스를 거쳐서 끝나도록 다음 어드레스가 제공된다.

데이터를 연산하여 최종적으로 데이터 개수가 910이 되면다음 동작시 어드레스 5를 가르켜 데이터 값이 930이 읽혀지며, 연산중 930이 검출되면 연산은종료되는데 이는 상기 제5도의 비교기(63)가 이 역할을 담당한다.

한편, 덧셈기(64)는 제3도의 1수평주기 메모리(34)(35) 및 1수평주기 FIFO 메모리(37)중 어느 한곳의 데이터를 순차적으로 읽어들이기 위해 덧셈기(64)로 1번 피드백 될 때마다 1씩 증가한다.

또한 상기 덧셈기(64) 출력은 래치(65) 및 덧셈기(66)로 출력되고, 상기 덧셈기(66)의 1 더해진 출력의 결과는 래치(67)에 저장되는데 이때 래치 클럭은 대치(65) 및 래치(67)에 동시에 제공되어 상기 래치(67)보다 1만큼 더 큰 값을 항상 가지게 된다. 한편 상기 2 : 1 멀티플렉서(68)는 상기 래치(65) 내용과 상기 래치(67) 내용을 1번씩 번갈이 출력하는데 이는 제8도에서 설명한 것과 같이 시간축 보정 연산을 하기 위해서는 언제나 인접된 2개 데이터와 계수와의 곱을 행해야 하는데 이때 2개의 인접한 데이터를 읽기 위한 어드레스가 출력되며 이는 제3도(RA) 신호로 상기 1수평주기 메모리(34)(35) 및 상기 1수평주기 FIFO 메모리(37)의 어드레스에 인가된다. 한편 상기 1수평주기 메모리(34) 및 1수평주기 메모리(35) 및 1수평주기 FIFO 메모리(37)중 어느 메모리 데이터를 읽을 것인가는 제5도의 타이밍 제어기(69)의 (RE1)(RE2)(RE3)에 의해 어느 하나로 결정되는데, 이는 제3도의 1수평주기 메모리(34)와 상기의 1수평주기 메모리(35)느 상기에서 설명한 바와 같이 1수평주기마다 번갈아 라이팅(Writing) 되므로 제3도의 1수평주기 메모리(34)(35)중 형재 라이팅이 되고 있지 않은 1수평주기 메모리의 내용을 읽으며, 상기 1수평주기 FIFO 메모리(37)의 내용은 샘플링된 데이터의 개수가 2개 이상 기준보다 벗어났을 때 상기 1수평주기 FIFO 메모리(37)의 내용을 읽게 된다. 이떼 관해 좀더 자세히 설명하면 아래와 같다.

최초에 시간축 보정을 위해서는 제3도의 상기 1수평주기 메모리(34)(35)중 어느 하나의 메모리에 인접한 두 개의 데이터를 순차적으로 읽어들인다는 것은 상기에서 설명하였다.

그러나 샘플링 데이터의 개수가 기준 910보다 그 이상 어긋나 있을때는 순차적으로 1개의 데이터씩 줄여야 한다. 만일 912개 데이터라면 911개로 줄인 후 910개로 다시 한번 연상하는 것이다.

이는 제7도에도 잘 표시되어 있다. 즉, 어드레스가 2일 경우 다음 어드레스는 1로 되고 최종적으로 0이되어 910개 의 데이터를 만드는 것이다. 따라서 데이터 개수가 910개가 되지 않았을 때에는 연산출력이 제3도의 1수평주기 메모리(41)나 1필드 메모리(39)로 출력되지 않고 상기 1수평주기 FIFO 메모리(37)로 임시 저장된다.

즉, 910개의 데이터가 되었을 때에만 다음단인 상기 1필드 메모리(39) 및 1수평주기 메모리(41)로 출력된다. 한편 최종적으로 910개의 데이터 인가의 판단은 제5도의 비교기(62)에서 행해진다.

한편 제5도의 2 : 1 멀티플렉서(68) 출력 즉 메모리의 어드레스 신호인 (RA) 신호 및 메모리 리드 인에이블 신호(RE1)(RE2)(RE3)의 제어신호에 의해 읽혀진 샘플닝 데이터(BI)는 인터폴레이터(71)로 입력되며, 상기의 원리 설명에서의 계수값은 상기 계수 저장 메모리(70)에서 상기 인터폴레이터(71)로 입력된다.

제6도는 제5도의 상기 인처폴레이터(71)의 상세 회로도로써 이는 상기에서 설명된 식(1)-(3)을 실현하기 위한 것이다.

즉, 샘플링된 데이터 값은 제6도의 래치(75)(78)에 저장되고 계수값은 래치(76)(77)에 저장된다. 따라서 상기 래치(75)의 데이터 값과 상기 래치(76)의 계수가 곱셈기(79)에서 곱해지며, 이와 마찬가지로 상기 래치(77)의 데이터 값과 상기 래치(78)의 계수가 상기 곱셈기(80)이러서 곱해지고 상기 곱셈기(79)(80)의 결과가 상기 덧셈기(81)에서 더해지고 상기 계산기(82)에서 2로 나뉘어져서 최종적으로 시간축이 보상된 데이터가 (D)로써 구해진다.

이의 결과는 현재 연산하고 있는 데이터 개수가 910 범위에 해당될때는 제3도의 상기 1필드 메모리(39)와 1수평주기 메모리(41)로 출력되고 그렇지 않을때는 상기에서 설명한 바와 같이 상기 1수평주기 FIFO 메모리(37)로 출력된다. 데이터 개수가 910개 일 때 그 데이터는 상기 1필드 메모리(39) 및 1수평주기 메모리(41)에 저장되고, 상기 1수평주기 메모리(41)의 출력은 상기 D/A 변환기(43)에 입력되어 최종적으로 시간축 오차가 보정된 데이터(44)가 출력된다.

Claims (4)

1. 시간축 오차가 존재하는 아날로그 비디오 신호를 1수평주기 단위로 가변되는 샘플링 클럭에 따라 디지털 신호로 바꾸어 주는 A/D변환기(31)와, 1수평주기만큼 디지털 신호를 저장하는 제1 및 제2 1수평주기 메모리(34)(35)와, 상기 제1 및 제2 1수평주기 메모리로부터 입력되는 데이터를 순차적으로 1수평주기만큼 저장하는 1수평주기 FIFO 메모리(37)의 시간축 오차를 보정하기 위해 샘플링된 데이터를 연산하고 시간축 오차와 관련된 각종 타이밍을 제어하는 시간축 보정기(36)와, 상기 시간축 오차에 비례하는 전압차(29) 신호로 입력되는 신호에 비례하여 클럭 주파수를 가변시키는 전압에서 발진기(32)와, 상기 전압제어 발진기에 연결된 상기 A/D 변환기의 수평주기내 시간축 오차가 어느 정도인지 판별하는 수평주기간 시간축 오차 검출기(38)와 상기 1수평주기 메모리의 데이터 쓰기에 관련되는 어드레스 신호(WA1) 및 라이트 인에이블 신호(WE1) 신호를 발생시켜 상기 제1 1수평주기 메모리에 출력하고 동시에 상기 제2 1수평주기 메모리의 데이터 쓰기에 관련되는 어드레스 신호(WA2) 및 라이트 인에이블 신호(WE2) 신호를 발생시키는 메모리 제어기(33)와 시간축 오차에 비례하여 전압치가 1수평주기마다 구형파적으로 바뀌는 시점을 가르키는 (EB) 신호에 의해 1수평주기내의 시간축 오차가 어느정도인지 판별하는 수평주기간 시간축 오차 검출기(38)와, 상기 수평주기간 시간축 오차 검출기의 출력인 (DT) 신호와 (A＜B) 신호를 받아 시간축 오차 보정기(36)와 제1 및 제2 1수평주기 메모리 및 1수평주기 FIFO 메모리의 읽기에 관련되는 어드레스 신호(RA) 및 리드 인에이블 신호(RE1)(RE2)(RE3)를 발생시켜 상기 제1 및 제2 1수평주기 메모리 및 상기 1수평주기 FIFO 메모리에 각각 출력하는 동시에 1수평주기간 시간축 오차가 완전히 보정된 디지털 영상신호(D2)를 1화면분의 화상 데이터를 저장하는 1수평주기 메모리(41)에 출력하는 시간축 오차 보정기(36)와, 상기 1수평주기의 화면 데이터를 저장하는제3 1수평주기 메모리(41)와 상기 시간축 보정중의 화상 데이터 (71)를 잠시 저장하기 위해 (G) 1수평주기 FIFO 메모리에 각각 결선되며, 1필드 메모리 제어기는 상기 1필드 메모리의 쓰기에관계하는 어드레스 신호(WA) 라이트 인에이블 신호(WE) 및 읽기에 관계하는 어드레스 신호(RA) 및 리드 인에이블 신호(RE)를 발생시켜 (I) 1필드 메모리 제어키에 출력하는 1필드 메모리 제어기(40)와, 상기 제3 1수평주기 메모리의 쓰기에 관계하는 어드레스 신호(WA) 라이트 인에이블 신호(WE) 및 읽기에 관계하는 어드레스 신호(RA) 및 리드 인에이블 신호(RE)를 발생시켜(K) 1수평주기 메모리에 출력하는 메모리 제어기(42)와, 1필드 메모리 및 (K) 1수평주기 메모리의 출력은 디지털 영상신호를 아날로그 신호로 변환하는 A/D 변환기(43)를 포함하여 구성된 것을 특징으로 하는 시간축 오차 보정장치.
2. 제1항에 있어서, 상기 수평주기간 시간축 오차 검출기(38)는 전압제어 발진기의 출력에 접속된 카운터(45)와, 상기 카운터 출력 데이터를 클럭에 따라 저장하는 제1래치(47)와, 상기 제1래치의 샘플링된 데이터수와 910과의 차리를 검출하는 |A-B|검출기(49)와 입력되는 두 신호의 크기를 비교하는 비교기 (48)와, 상기 |A-B|검출기의 출력 데이터를 클럭에 따라 저장하는 제2래치(50)와 상기 비교기의 출력 데이터를 클럭에 따라 저장하는 제3래치(51)와, 시간축 오차에 비례하여 전압치가 1수평주기마다 구형파적으로 변화하는 시점을 가르키는 (EB) 신호를 받아 각종 타이밍을 발생시키고, 동시에 상기 카운터를 리셋시키는 (RESET) 신호를 상기 카운터에 출력하며, 상기 제1 내지 제3래치 신호(D1)(D2)를 발생시켜 주는 타이밍 제어기(46)를 포함하여 구성된 것을 특징으로 하는 시간축 오차 보정장치.
3. 제1항에 있어서, 상기 시간축 오차 보정기(36)는 수평주기내 시간축 오차를 나타내는 (DT) 신호를 받는 제1 2 : 1 멀티플렉서(55)와 상기 제1 2 : 1 멀티플렉서의 출력을 받는 제1덧셈기(56)와 상기 제1덧셈기의 출력을 받아 시간축 오차 보정에 필요한 데이터가 저장되어 있는 데이터 저장 메모리(58)와 상기 데이터 저장 메모리의 2개 데이터를 저장하는 제1 및 제2(59)(60)와, 상기 제1래치의 출력을 받아 2개의 입력중 어느 하나를 선택하는 상기 제1 2 : 1 멀티플렉서의 한쪽 입력단자에 연결되고, 상기 제2래치의 출력은 두 입력의 크기를 비교하는 비교기(62) 및 제2 비교기(63)의 한쪽 입력단자에 각각 연결되며, 상기 제1 비교기의 클럭을 받아 각종 타이밍을 발생하는제1 및 제2타이밍 제어기(61)(69)와 상기 제2비교기의 출력은 상기 제1타이밍 제어기에 연결되는 한편 수평주기간 시간축 오차 검출기(38)에서의 출력인 (A＜B) 신호는 앤드게이트(57)의 한쪽 입력단에 연결되고, 상기 앤드게이트 다른 입력단에는 5V가 연결되며, 상기 앤드게이트의 출력은 상기 제1덧셈기 입력단의 한쪽 입력단에 연결되며, 2개의 입력을 더하는제2덧셈기(64)의 한쪽 입력단에는 ＂1＂이 결선되고, 상기 제2덧셈기의 출력은 제3래치 및 제2덧셈기의 한쪽 입럭단에 연결되고, 상기 제3래치는 출력은 제2덧셈기 및 제2 2 : 1 멀티플렉서(68) 및 제1비교기(62)의 한쪽 입력단에 각각 연결되고, 제3덧셈기(66)의 한쪽 입력단은 ＂1＂이 연결되며, 상기 제3덧셈기의 출력은 제4래치에 입력되고, 제4래치의 출력은 두 개의 입력중 어느 하나를 선택하는 제2 2 : 1 멀티플렉서의 한쪽 입력단자에 연결되고 각종 제어신호를 발생하는 제2타이밍 제어기는 제2덧셈기를 리셋하는 신호를 발생시켜 제2덧셈기에 출력하며, 제3 및 제4래치의 래치 출력을 발생시켜 제3 및 제4래치의 (CLK) 단자에 출력하며 제2 2 : 1 멀티플렉서의 선택신호를 발생시켜 제2 2 : 1 멀티플렉서로 출력하는 한편, 제1 및 제1 1수평주기 메모리와 1수평주기 FIFO 메모리의 읽기에 관계있는 관계되는 리드 인에이블 신호(RE1)(RE2)(RE3)를 발생시켜 출력하며, 인터플레이션 계수가 저장되어 있는 계수 저장 메모리(70)의 쓰기, 읽기에 관련된 신호인 (WA)(WE)(RA)(RE)를 발생시켜 상기 계수 저장 메모리에 출력하며, 상기 계수 저장 메모리의 출력은 상기 인터플레이터에 연결되고, 입력되는 두 영상 데이터를 이용해 시간축 오차가 보정된 새로운 데이터를 연산하는상기 언터플레이트는 영상신호인(BI)를 입력받고, 계수 및 데이터 래치 신호를 상기 제2타이밍 제어기로부터 입력받아 연산한 후 1 : 2 멀티플렉서(72)로, 연결됨을 특징으로 하는 시간축 보정장치.
4. 제3항에 있어서, 상기 인터플레이터(71)는 제1 및 제4래치(75)(78)에 연결되고 상기 인터플레이션 계수인 (Q) 신호는 제2 및 제3래치(76)(77)에 각각 연결되며, 래치 클럭 신호인 (IN1)은 제1 및 제2래치의 (CLK) 단자에 연결되고, 래치 클럭 신호인 (IN2)은 제3 및 제4래치의 (CLK)단자에 연결되고, 제1 및 제2래치의 출력은 두 입력을 받아 곱하는 제1곱셈기 79에 연결되고 제3 및 제4래치의 출력은 두입력을 받아 곱하는 제2곱셈기(80)에 연결되며 제1 및 제2곱셈기의 출력은 덧셈기(81)의 입력단에 각각 연결되고 상기 덧셈기의 출력은 계산기(82)의 한쪽 입력단에 연결되고, 나누는 값인 R은 계수 저장 메모리(59)로부터 상기 제산기에 연결됨을 특징으로 하는 시간축 오차 보정장치.