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KR950001318A - 반도체집적회로의테스트회로 - Google Patents

반도체집적회로의테스트회로 Download PDF

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KR950001318A
KR950001318A KR1019940014238A KR19940014238A KR950001318A KR 950001318 A KR950001318 A KR 950001318A KR 1019940014238 A KR1019940014238 A KR 1019940014238A KR 19940014238 A KR19940014238 A KR 19940014238A KR 950001318 A KR950001318 A KR 950001318A
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KR
South Korea
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transistor
test
test circuit
circuit
wirings
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Application number
KR1019940014238A
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English (en)
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KR0139304B1 (ko
Inventor
유키히로 사에키
Original Assignee
사토 후미오
가부시키가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing

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  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
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Abstract

본 발명의 목적은, 테스트회로가 통상동작시에 미치는 영향을 최소한으로 억제할 수 있고, 집적회로의 특성열화를 방지가능한 반도체집적회로의 테스트회로를 제공하고자 하는 것이다.
본 발명에 있어서는, 배선(40,41)의 상호간에 전류통로가 직렬접속된 트랜지스터(50,51)를 배치하고 있다. 테스트시에 이들 트랜지스터(50,51)를 온상태로 함으로써 배선(40,41)을 접속하고, 이들 배선(40,41) 및 트랜지스터(50,51)를 매개로 제1테스트회로(21)로부터 제2테스트회로(22)로 테스트용의 전류를 공급한다. 또, 집적회로의 통상동작시에 있어서 이들 트랜지스터(50,51)는 오프상태로 되어, 배선(40,41)의 상호간의 용량의 증대를 방지하고, 동작속도의 저하를 방지하고 있다.

Description

반도체집적회로의 테스트회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명의 제 1 실시예를 나타낸 회로도, 제 2 도는 제 1 도의 중요부분을 구체적으로 나타낸 패턴평면도, 제 3 도는 제 1 도, 제 2 도의 동작을 설명하기 위해 나타낸 평면도, 제 4 도는 본 발명의 제 2 실시예를 나타낸 회로도.

Claims (3)

  1. 테스트시에 전류를 출력하는 제 1 테스트회로(21)와, 이 제 1 테스트회로가 일단에 접속된 제 1 배선(40,60), 이 제 1 배선의 타단에 전류통로의 일단이 접속된 제 1 트랜지스터(50,64), 이 제 1 트랜지스터의 전류통로의 타단에 전류통로의 일단이 접속되어, 테스트시에 상기 제 1 트랜지스터와 함께 도통상태로 되는 제 2 트랜지스터(51,65,66,67), 이 제 2 트랜지스터의 타단에 일단이 접속되어, 각종 회로와 신호를 주고 받는 제 2 배선(41,61,62,63) 및, 이 제 2 배선의 타단에 접속되며, 테스트시에 상기 제 1 테스트회로로부터 출력되어, 제 1, 제 2 트랜지스터 및 제 2 배선에 의해 인도된 전류를 검출하는 제 2 테스트회로(22)를 구비한 것을 특징으로 하는 반도체집적회로의 테스트회로.
  2. 테스트시에 전류를 출력하는 제 1 테스트회로(21)와, 이 제 1 테스트회로가 일단에 접속된 제 1 배선(40,60), 이 제 1 배선의 타단에 전류통로의 일단이 접속된 제 1 트랜지스터(50,64), 이 제 1 트랜지스터의 전류통로의 타단에 전류통로의 일단이 접속된 복수의 제 2 트랜지스터(51,65,66,67), 이들 제 2 트랜지스터의 타단에 일단이 접속되어, 각종 회로와 신호를 주고 받는 복수의 제 2 배선(41,61,62,63), 이들 제 2 배선의 타단에 접속되며, 테스트시에 상기 제 1 테스트회로로부터 출력되어, 제 1, 제 2 트랜지스터 및 제 2 배선에 의해 인도된 전류를 검출하는 제 2 테스트회로(22) 및, 테스트시에는 상기 제 1, 제 2 트랜지스터를 도통제어하고, 통상동작시에는 상기 제 1, 제 2 트랜지스터를 오프상태로 하는 제어수단(68)을 구비한 것을 특징으로 하는 반도체집적회로의 테스트회로.
  3. 제 2 항에 있어서, 상기 제어수단(68)은 테스트시에 상기 제 1 트랜지스터(21)와 제 2 트랜지스터(22)중의 1개를 온상태로 하는 것을 특징으로 하는 반도체집적회로의 테스트회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940014238A 1993-06-22 1994-06-22 반도체집적회로의테스트회로 KR0139304B1 (ko)

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JP93-150432 1993-06-22

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