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KR950000358B1 - 프로그램 가능 논리소자 - Google Patents

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KR950000358B1
KR950000358B1 KR1019880015246A KR880015246A KR950000358B1 KR 950000358 B1 KR950000358 B1 KR 950000358B1 KR 1019880015246 A KR1019880015246 A KR 1019880015246A KR 880015246 A KR880015246 A KR 880015246A KR 950000358 B1 KR950000358 B1 KR 950000358B1
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flip
programmable logic
input
programmable
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가와사끼 세이데쯔 가부시끼가이샤
야기 야스히로
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Abstract

내용 없음.

Description

프로그램 가능 논리소자
제 1 도는, 본 발명의 제 1 실시예를 나타내는 프로그램 가능 논리 요소의 회로도.
제 2 도는, 본 발명의 제 2 실시예를 나타내는 프로그램 가능 논리 소자의 회로 구성도.
제 3 도는, 프로그램 가능 논리 소자를 사용하여 실현되는 카운터 회로의 회로도.
제 4 도는, 종래의 예와 본 발명의 제 2 실시예의 효과를 비교하는 그래프.
제 5 도는, 프로그램 가능 논리 소자의 구성도.
제 6 도 및 제 7 도는, 종래예를 나타내는 회로도.
제 8 도는, 종래의 프로그램 가능 논리 소자의 회로 구성도.
제 9 도는, 종래의 프로그램 가능 논리 소자가 사용된 접속도이다.
* 도면의 주요부분에 대한 부호의 설명
1, 1' : 프로그램 가능 논리 요소(Programmable Logic Element)(PLE)
2 : 프로그램 가능 조합적 논리회로
2a : 프로그램 가능 조합적 논리 회로 (2)의 입력단자
3, 3A, 3B : D형 플립플롭 회로(F/F) 4 : 선택기
4A, 4B : 입력 선택기(선택수단) 4a, 4b : 선택기 (4)의 입력단자
5 : 조합적 논리 출력단자 6 : 공통클록 입력단자
7 : 플립플롭의 출력단자 8 : 프로그램 가능 배선
17 : 프로그램 가능 조합적 논리 회로 (2)의 출력단자
18A, 18B : 출력 선택기 21 : 스위치 어레이
22 : 입력/출력 스위치 어레이 30 : AND게이트
34 : NOR게이트 100 : 칩
101, 101' : PLE 102 : 프로그램가능 배선수단
103 : 프로그램 가능 조합적 논리 회로 104A, 104B : 플립플롭(F/F)
105 : 클록 입력 단자 106 : 플립플롭의 출력단자
107, 107A, 107B : 멀티 플렉서 108 : 멀티플렉서의 출력단자
110 : PLE의 입력단자 112 : 스위치 어레이
113 : 입력/출력 스위치 어레이 D : 플립플롭의 입력단자
Q : F/F의 역변환되지 않은 신호 Q : F/F의 역변환된 신호
본 발명은, 다수개의 플립플롭 회로를 가지는 다수개의 프로그램 가능 논리 요소(Programmable Logic Element) (이하"PLE"라 한다)를 포함하는 프로그램 가능 논리 소자(Programmable Logic Device) (이하 "PLD"라 한다)에 관한 것이다.
임의의 논리회로들이, 사용자 자신에 관한 프로그래밍에 의하여 실제적으로 구성되는 PLD는 현재 공지로 되어 있다. 예를들면, 일예로서, 일본국 특허 공개 공보제 86-198919 및 86-224520 호에 개시된 것을 들 수 있다.
제 5 도는, PLD의 블록다이어 그램도이다. 이러한 PLD에 있어서는, 칩 (100)상에 다수개의 PLE (101)들의 배설되며, 또한 PLE(101)의 입력단자 및 출력단자들은, 단자들 사이에서 수직 및 수평방향으로, 프로그램 가능 배선 수단(102)에 의하여 상호 바람직하게 접속될 수 있다.
PLE(101)는, 프로그램가능 AND게이트군 또는, OR게이트군과, 테이블 대조방식 논리회로 및, 필요하다면 하나 또는 다수개의 플립플롭 회로(이하에서 "F/F"라 한다)를 가지는 프로그램 가능 논리 어레이(Programmable Logic Array) (이하 "PLA"라 한다)와 같은 조합적 논리회로를 가진다.
제 6 도 및 제 7 도는, PLE(101)의 종래예들을 나타내는 회로도이다. 제 6 도에 나타낸 PLE(101)에 있어서, 프로그램가능 조합적 논리회로(103)로부터의 출력신호는 다수개의 F/F(104)의 다수개의 입력단자(D)에 접속되며, 여기에서 입력신호들은, 클록 입력 단자(105)내로 입력된 클록신호에 의하여 표본추출(Sampling)되고, D플립플롭(D-F/F) (104)의 출력단자(106)들은, PLE(101)의 출력단자를 제공하도록 형성된다.
제 7 도에서 나타낸 다른 PLE(101')는, 제 6 도에서 나타낸 것과 근본적으로 동일한 구성을 가진다. 그러나, 프로그램가능 조합적 논리회로(103)로부터의 출력 및 D-F/F로부터의 출력은 멀티플렉서(107)에 의하여 수납되며, 이들의 입력신호 및 멀티플렉서(107)는, 이들 입력신호들 중의 어느 하나를 선택적으로 출력한다. 멀티플렉서(107)의 출력단자(108)들은, PLE(101')의 출력단자를 제공하도록 형성된다.
그러나, 종래기술에 있어서의 PLD들은 이하에서와 같은 문제점을 갖고 있었다.
①제 6 도에서 나타낸 바와같이, PLE(100)의 출력들이 단지 F/F(104)들로부터만 구해질 수 있을때, 출력을 직접 프로그램가능 조합적 논리 회로(103)로부터 얻는 것이 바람직하다면, 이용을 위하여 F/F(104)를 가지지 않는 PLE를 준비하는 방법만이 남게된다.
따라서, F/F(104)를 가지지 않는 PLE(101)가 사용되지 않거나 혹은 사용할 수 없는 경우가 발생하게 된다.
②제 7 도에서 나타낸 바와같이, 상술한 2개의 출력들이 사용을 위하여 상호 스위칭 될때는, 상술한 ①의 문제점이 해결될 수 있으나, F/F(104)는 단지 양자 택일으로만, 즉 사용하거나 또는 사용하지 않거나 하는 등으로만 이용될 수 있다. 따라서, F/F(104)들이 사용되지 않을때에는, 쓸데없는 것이 되고만다.
이러한 사실은 PLE(101') 내의 F/F(104)들의 수가 증가됨에 따라 현저 해진다.
제 8 도는, 종래의 PLD의 회로 구성도이며, 제 7 도에서 나타낸 바와같이, PLE(101')는 다수개(도면에서는 2개)의 F/F(104A) 및 (104)를 가진다. 이러한 종래의 PLD는, 다수개의 PLE(101') 및 모든 수직과 수평 방향에 배설된 프로그램 가능 배선(102)을 가진다. 제 7 도에서 나타낸 것과 유사하게, PLE(101')는 : 프로그램가능 조합적 논리회로(103)와 ; 상기 프로그램가능 조합적 논리회로(103)로부터의 출력을 그들의 입력으로 수납하는 2개의 F/F(104A) 및 (104B)와 ; F/F(104A) 및 (104B)로부터의 출력으로 부터의 출력 신호와, 프로그램 가능 조합적 논리 회로(103)로부터의 출력 신호중의 어느 하나를, 출력단자(108)로 선택적으로 출력하는 멀티플렉서(107A) 및 (107B)를 포함하여 구성된다.
또는 프로그램가능 배선(102)은 ; 배선들이 수직 및 수평방향으로 상호 교차하는 위치에서, 각 배선들이 상호 자유롭게 접속될수 있도록 스위치 어레이(112)와 ; PLE(101')의 입력단자(110) 및 출력단자(108)들을 각 배선들에 자유롭게 접속하는 입력/출력 스위치 어레이(113)를 포함하여 구성된다.
제 9 도는, 제 8 도에서 나타낸 바와같은 종래의 PLD에 의하여 4비트 카운터 회로가 형성될때의 접속도이다. 종래의 PLE(101')의 F/F(104A) 및 (104B)로부터의 각 출력신호와, 프로그램가능 조합적 논리회로(103)로부터의 출력신호는, 멀티플렉서(107A) 및 (107B)를 통과하여 PLE(101')의 출력단자(108)에 접속된다. 따라서, 말할 필요도 없이, 하나의 F/F(104A)로부터의 출력신호가 다른 PLE(101')에 입력되는 경우에 있어서, 상술한 출력 신호를 동일한 PLE(101')의 다른 F/F(104B)로 입력하는것이 요구될때, 프로그램 가능 배선(102)을 통하여 접속할 필요가 있다.
이러한 이유로, 제 3 도에서 나타낸 바와같은 4비트 카운터 회로를 형성하도록, 4개의 F/F들이 상호 접속될때, 과거에는 제 9 도에서 실선으로 나타낸 바와같이, 각 스위치 어레이(112), 입력/출력 어레이(113), 프로그램가능 조합적 논리 회로(103) 및 멀티플렉서(107A)와 (107B)들을 프로그래밍 함으로서, PLE(101')의 출력단자(108)들이, 원래의 PLE(101') 또는 다른 PLE(101')의 입력단자(110)즉, 프로그램가능 조합적 회로(103)의 입력단자에 반복적으로 접속될 필요가 있었다.
그러나, 종래의 PLD에 있어서, PLE의 F/F의 출력신호가, 카운터 회로등을 구성하도록 동일 또는 다른 PLE에 접속될때, F/F의 출력신호는, 프로그램가능 배선(102) 및 프로그램 가능 조합적 논리회로(103)를 개재하여 접속될 필요가 있어서, 비교적 오랜 시간지연이 있게된다. 따라서, 작동 가능한 주파수가 지연된다는 문제가 있었다.
본 발명은 상술한 결점들을 제거하기 위하여 이루어진 것으로서, 그의 제 1 목적은, PLE내에 포함된 F/F들과, 조합적 논리회로의 사용 효율을 개선될수 있는 PLD를 제공하는데에 있다.
본 발명의 제 2의 목적은, 다수개의 F/F들을 각각 가지는 다수개의 PLE들을 포함하여, 각 F/F의 출력 및 입력 신호들은 상호 접속되며, 이에 의하여, 설치된 회로의 작동 가능한 주파수를 고속으로 높일 수 있는 PLD를 제공하는데에 있다.
본 발명의 제 1 목적을 달성하기 위하여, 본 발명에 따른 PLD의 구성은, 바람직하게는 상호 접속 될수 있는 다수개의 PLE들을 포함하며 ; 상기 PLE는 조합적 논리 회로 및 다수개의 F/F들을 가지며 ; 각 F/F들에는, 조합적 논리 회로로부터의 출력을 수납하는 입력단자와, 다른 PLE로부터의 출력을 수납하는 입력 단자와, 출력들을 다른 스위칭부로 입력하기 위하여 스위칭하는 스위칭부가 독립적으로 마련되며 ; PLE에는, 상호 독립적으로 되어있는, 조합적 논리 회로에 대한 출력단자 및, 각 F/F들에 대한 출력단자들이 마련되는것을 특징으로 한다.
본 발명에 따르면, F/F내로의 입력들을 스위칭 하기위한 수단에 의하여, 자체 PLE내의 조합적 논리 회로로 부터의 출력 및 다른 PLE로부터의 출력이 선택될 수 있으며, 조합적 논리 회로로부터의 출력은 F/F들로 부터의 출력과 독립적으로 출력되고, 조합적 논리 회로로 부터의 출력과 F/F들로부터의 출력중의 각각은, 외부의 프로그램 가능 배선등의 수단에 의하여 이용가능하게된다. 본 발명에 의하면, 선택된 입력 및 독립적인 출력에 의하여, PLE내의 다수개의 F/F들의 각각과, 조합적 논리회로는 상호 독립적으로 또는 상호 관련하여 사용될수 있다. 따라서, F/F 및 조합족 논리회로의 사용에 있어서, 높은 자유도 및 신축성을 얻을수 있으며, 그의 이용 효율이 증진된다.
제 2 의 목적을 달성하기 위하여, 본 발명에 의한 PLD의 구성은, 다수개의 PLE들을 가지며, 이들 PLE들은, 이들 PLE의 입력단자 및 출력단자들을 상호 자유롭게 접속할 수 있는 프로그램하거나, 프로그램 가능한 배선에 의하여 임의의 논리회로를 형성할 수 있으며 ; 이 PLE는 다수개(N)의 F/F를 가지며 ; 각 F/F는, F/F의 입력단자에 대한 입력 신호중의 하나를 선택하는 수단을 가지며 ; 첫번째 F/F의 선택수단의 몇몇 입력단자는, 프로그램 가능 배선과 분리적으로, 인접한 PLE의 내의 N번째 F/F의 역변환되지 않은 출력신호 및/또는 역변환된 출력신호에 대한 출력단자로 직접 접속되며 ; 2번째부터 N번째째의 F/F로부터 선택된 I번째 F/F의 선택수단의 입력단자의 몇몇은, I-1번째 F/F의 역변환되지 않은 출력신호 및/또는 역변환된 출력신호에 대한 출력단자로 접속되는 것을 특징으로 한다.
본 발명에 의하면, 각 F/F들로의 입력되는 신호의 하나를 선택하는 수단이 마련되며, 선택 수단에 의한 선택으로써, 인접한 F/F들로부터의 출력 신호가 상호간에 입력되어서 직렬접속이 가능하게 한다. 인접한 PLE의 첫 번째 F/F의 선택수단을 상술한 바와 유사하게 선택함으로써, 특별용도의 접속선을 통하여 한 PLE의 마지막 F/F는 그의 출력 신호를 인접한 PLE의 첫 번째 F/F로 입력하며, 상호 인접관계가 성립된다. 상술한 바와같이, F/F의 입력 및 출력 신호들은, 각각 오랜 지연 시간을 가지는 PLE의 입력단자 및 프로그램 가능 배선을 통하지 않고, 선택수단을 통하여 상호 직접 접속된다. 이러한 구성으로써, 이들 F/F들은, 실시된 카운터 회로등의 작동 가능한 주파수를 올리는 것이 가능하도록 한다.
본 발명의 기타 목적 및 장점들과 마찬가지로, 정확한 내용은, 첨부된 도면에 관련된 이하의 기술내용을 고려해볼때 명백하게 되며, 도면을 통하여 동일 또는 유사한 부분에는 동일부호를 사용하였다.
[실시예]
본 발명의 실시예를, 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제 1 도는, 본 발명의 제 1 실시예를 나타내는 PLE의 회로도이다. 본 실시예에 있어서의 PLE(1)는, 프로그램 가능 조합적 논리 회로(2)와 다수개의 D형 플립플롭(3)[이하 단순히 "F/F(3)이라한다"]과 선택기(4)들을 포함하며, 제 5 도에서 나타낸 바와같은 PLD로 조립된다. AND게이트군 또는 OR게이트군을 포함하는 기능 논리 어레이(Programmable Logic Array)(이하 "PLA"라 한다)를 가지는 프로그램가능 조합적 논리 회로는, 프로그램 가능 논리곱개념라인(line)과, 입력단자(2a)의 입력의 조합에 대한 논리명세를 저장하기 위한 메모리를 포함하는 조합적 논리회로를 가지고 있어서, 테이블 대조 조사 시스템에 의하여 논리출력을 얻을수 있다. 조합적 논리회로(2)로부터의 출력들을 독립적인 조합적 논리 출력단자(5)와, 선택기(4)의 입력 단자들 중의 하나(4a)로 접속된다.
선택기(4)는, 상호간에 대하여 2개의 OR-접속된 n채널 MOSFET로 구성되며, MOSFET의 각각은 프로그램 가능하게 온 제어되며, 따라서, MOSFET의 하나로 들어가는 입력은 양자 택일적으로, 출력으로서 선택된다.
이와같은 선택된 출력은 F/F(3)의 입력단자(D)로 접속된다.
선택기(4)의 입력단자중의 한(4a)에는, 조합적 논리 회로(2)로 부터의 출력이 접속되며, 입력단자의 다른하나(4b)는 F/F입력단자로 되고, 여기에서 외부로 부터의 입력이 받아들여 질 수 있다.
F/F(3)은, 공통 클록 입력단자(또는 독립단자 일수 있다) (6) 및, 상호 독립적으로 출력할 수 있는 F/F출력단자(7)를 가진다. F/F(3)들은 D형에만 한정되지는 않으며, 기타형에 의하여 형성될 수도 있다. 상술한 구성의 상기 실시예의 작용을 이하에서 기술한다.
조합적 논리회로(2)로 부터의 출력인, 선택기(4)의 한쪽의 입력단자(4a)로의 입력들이 선택되고, F/F(3)의 입력단자(D)에 인가될때, 조합적 논리회로(2)로부터의 출력들은 클럭에 의하여 표본 추출되며, F/F(3)의 출력단자(7)로부터 출력될 수 있다.
F/F(3)들 내에서 선택기(4)의 한쪽에 대한 입력단자(4b)가 선택될때, 다른 논리소자로부터 외부 입력된 출력들은, 클록에 의하여 표뵨추출되며, F/F(3)의 출력단자(7)로부터 출력될 수 있다. 이때, 조합적 논리회로(2)의 출력은, F/F(3)들의 출력단자(3)와 독립적으로 마련된 조합적 논리 출력단자(5)의 부터 출력될 수 있다. 즉, 논리적 논리 출력들은 별개의 목적에 사용될수 있다. 물론, F/F(3)은 다수개 있으므로, 몇개의 F/F(3)들은 별개의 목적으로 사용될수 있으며, 다른 것들은 조합적 사용을 위하여 조합적 논리회로(2)의 출력단자에 접속될 수 있다. 더욱이, 상술한 내용으로부터 출력단자나, 그 자선의 다른 F/F(3)의 단자를 입력단자나 F/F(3)의 단자(4b)에 접속 시킴으로써 쉬프트(Shift)회로등을 형성하는 것이 가능하다.
상술한 바와같이, F/F(3) 및 조합적 논리회로(2)를 사용하여, 자유도가 증가하며, 신축성을 얻을 수 있으며, PLE내에 남아있는 F/F들이 효율적으로 이용될수 있고, 따라서 이용 효율이 개선된다. 본 발명의 제 2 실시예를 이하에서 상세히 기술한다.
제 2 도는, 본 발명의 제 2 실시예를 나타내는 PLD의 회로 구성도이다. 본 실시예는, 다수개의 PLE(1)들과, 이 PLE(1)들 사이의 수직 및 수평 방향으로 배설된 다수개의 프로그램가능 배선(8)들을 가진다.
PLE(1)은 : 프로그래밍에 의하여, 입력 신호에 응답하여 임의의 조합적 논리출력을 발생하기 위하여, 프로그램 가능 조합적 논리 회로(2)와 ; 2개의 D형 F/F(3A) 및 (3B)와 ; 각각 2개의 F/F(3A) 및 (3B)의 입력단자에 접속되며, 입력신호를 선택하기 위한 선택수단인 입력 선택기(4A) 및 (4B)와 ; F/F(3A) 및 (3B)로 부터의 출력신호나 프로그램 가능 조합적 논리 회로(2)로 부터의 출력신호를, 다수개(도면에서는 2개)의 출력단자(17)로 각각 출력하기 위하여 선택하기 위한 출력 선택기(18A) 및 (18B)를 가진다. 제 1F/F(3A)의 입력 선택기(4A)의 입력단자들 중의 몇몇에는, 인접한 PLE(1')의 제 2(마지막)F/F(3B)로 부터의 역변환된 출력신호
Figure kpo00001
및, 역변환 되지않은 출력신호(Q)들이 별개로 접속되며, 다른 입력단자에는 그자체의 프로그램 가능 조합적 논리 회로(2)로 부터의 출력신호들이 접속된다.
더욱이, 제 2F/F(3B)의 입력 선택기 (4B)의 입력단자들 중의 몇몇개에는 제 1F/F (3A)로 부터의 역변환되지 않은 출력신호(Q) 및 역변환된 출력신호
Figure kpo00002
가 개별적으로 접속되며, 다른 입력단자들에는, 프로그램가능 조합적 논리회(2)로 부터의 다른 출력 신호들이 접속된다. 제 2F/F(3B)로부터의 출력신호 (Q) 및
Figure kpo00003
들은, 필요하다면, 다른 인접 PLE의 제 1F/F의 입력 선택기들로 직접 접속된다.
프로그램가능 배선(8)에 있어서, 스위치 어레이(21)들은, 수직 및 수평방향으로 배열된 배선의 교차점에 마련되며, 각 PLE(1)들의 입력단자(2a) 및 출력단자(17)들의 입력선 및 출력선들은, 수직 및 수평방향으로 마련된 배선들과 교차되도록 만들어지고, 교차점에서의 입력/출력 스위치 어레이(22)들과, 상술한 부재들은 각각 프로그램되며, 따라서, 각 PLE(1)들로 부터의 입력 신호 및 출력 신호들은 상호간에 자유롭게 배선된다. F/F(3A) 및 (3B)의 클록 입력단자(C)에 대한 클록신호들은, 입력/출력 스위치(22)를 통하여 프로그램 가능 배선(8)에 접속되어, 이 PLD의 내부 또는 외부로부터 클록신호가 공급된다.
상술한 구성의 상기 제 2 실시예의 작용을 이하에서 설명한다.
제 3 도는, PLD를 사용함으로써 실시되는 4비트 카운터 회로의 회로도이다. 이러한 카운터 회로는, D입력단자들이 직렬적으로 접속된 4개의 D형 F/F(3A), (3B)들과, AND게이트(30) 및 NOR게이트(34)를 포함한다.
본 실시예에 있어서, 이 카운터 회로가 PLD상에 프로그램 되었을때, F/F(3A) 및 (3B)들이 출력단자와 D입력단자들이 직렬로 접속되는 부분들이, 제 2 도에서 실선으로 나타낸 바와같이 각 선택기(4A)를 통하여 상호 직접 접속된다.
제 4 도는, 종래예와 본 발명의 제 2 실시예의 효과를 비교하는 그래프이다. 상술한 카운터 회로가 제 2 실시예에서 CMOS에 의하여 PLD상에 프로그램된 경우의 작동 주파수 (A)와, 제 8 도에서 나타낸 바와같은 종래예 내에서 CMOS에 의하여 PLD상에 상술한 카운터 회로가 프로그램된 경우의 작동 주파수(B)는, 이들의 전원전압을 바꿔가면서 측정되었다. 본 실시예에 있어서, 각 F/F들의 입력신호 및 출력신호들 사이의 상호 관계는, 비교적 오랜 시간 지연이 생기는 프로그램 가능 배선 및 프로그램가능 조합적 논리회로를 통해 지나가지 않고 만들어지며, 따라서, 종래예에서 보다 약 1.5배의 작동 주파수가 측정 결과로 나타낸 바와같이 구해진다.
부수적으로, 상기 제 2 실시예에 있어서, D형 F/F는 다른형의 F/F들로 교체될수 있으며, F/F의 수도 2개에 한정되지는 않는다. 더욱이, 비록 역변환 되지않은 출력신호와 역변환된 입력신호의 각 하나가 F/F들의 출력신호들로 접속 되었지만, 본 발명의 목적들이 완전히 달성될수 있음을 명백하다. 상술한 바와같이, 본 발명은 발명의 요지의 범위를 벗어나지 않고서 여러가지 실시예형태로 변형 및 적용이 가능하다.

Claims (10)

  1. 상호 접속될 수 있는 다수개의 프로그램 가능 논리요소로 구성되는 프로그램 가능 논리소자에 있어서, 프로그램 가능 조합적 논리회로(2)와 각각 다수개의 플립플롭 회로(3)를 가지는 각각의 프로그램 가능 논리요소(1)와 ; 상기 조합적 논리회로(2)로 부터의 출력을 받기 위한 제 1 입력단자(4a)와, 다른 프로그램가능 논리요소(1)로부터의 출력을 받아 들이는 제 2 입력단자(4b)와 플립플롭 회로내 선택된 출력을 입력하기 위하여 상기 입력단자에 의하여 받아진 출력의 하나를 선택하기 위한 스위칭부(4)가 독립적으로 제공된 상기 각각의 다수개 플립플롭 회로의 각각의 플립플롭 회로(3)와 ; 상기 조합적 논리회로(2)의 출력용 제 1 출력단자(5)와, 상기 각각 플리플롭 회로의 출력을 출력하기 위한 제 2 출력단자(7)와, 상기 제 1 및 제 2 출력단자(5), (7)는 서로 독립적으로 더욱 제공된 상기 각각의 프로그램 가능 로직요소(1)로 구성된 프로그램 가능 논리소자.
  2. 제 1 항에 있어서, 상기 플립플롭 회로(3)들은 D형 플립플롭 회로인 것을 특징으로 하는 프로그램 가능 논리소자.
  3. 제 1 항에 있어서, 상기 조합적 논리회로(2)는, 프로그램 가능 논리곱 개념 라인을 가지는, AND게이트군 및 OR게이트군을 포함한 프로그램 가능 조합적 논리 어레이인 것을 특징으로 하는 프로그램 가능 논리소자.
  4. 제 1 항에 있어서, 상기 조합적 논리회로(2)는, 상기 조합 로직 회로에 의하여 받아진 입력 조합에 대한 논리명세를 저장하기 위한 메모리를 가지며, 이에 의하여, 테이블 대조 시스템에 의한 논리출력을 얻을 수 있는 것을 특징으로 하는 프로그램 가능 논리소자.
  5. 제 1 항에 있어서, 상기 스위칭부는, 디수개의 OR-접속된 n채널 MOSFET들로 구성된 선택기(4)이며, 각 MOSFET들은 프로그램 가능하게 온(ON) 콘트롤 되므로, 상기 MOSFET중의 하나로 들어가는 입력이 양자 택일적으로 출력으로 선택되는 것을 특징으로 하는 프로그램 가능 논리소자.
  6. 제 1 항에 있어서, 상기 조합적 논리회로(2)와 적어도 하나의 플립플롭 회로(3)들은 서로 독립적으로 사용되는 것을 특징으로 하는 프로그램 가능 논리소자.
  7. 제 1 항에 있어서, 각각 다수개의 플립플롭 회로(3)의 적어도 하나의 입력은, 동일 프로그램 가능 로직요소의 다른 플립플롭 회로의 출력인 것을 특징으로 하는 프로그램 가능 논리소자.
  8. 프로그램 가능 논리요소의 입력단자 및 출력단자 상호간을 자유롭게 접속할 수 있는 프로그래밍 및 프로그램 가능 배선(8)에 의하여 임의의 논리회로를 형성할 수 있는 다수개의 프로그램 가능 논리요소(1)를 가지는 프로그램 가능 논리소자에 있어서, 상기 프로그램 가능 논리요소(1)는 N개의 플립플롭 회로를 가지며 ; 각 플립플롭 회로는, 상기 제 1 플립플립 회로의 선택수단의 입력단자들의 몇개는, 개별적으로 상기 프로그램 가능 배선(8)의 인접한 프로그램 가능 논리요소 내의 N번째 플립플롭 회로의 역변환되지 않은 출력신호(Q) 및/또는 역변환된 신호
    Figure kpo00004
    에 대한 출력단자에 직접 접속되며 ; 2번째 플립플롭 회로로 부터 N번째 플립플롭 회로까지 중에서 선택된, 1번째 플립플롭 회로의 선택수단의 입력 단자중의 몇개는, I-1번째 플립플롭 회로의 역변환 되지 않은 신호(Q) 및/또는 역변환된 신호
    Figure kpo00005
    에 대한 출력단자에 접속되는 것을 특징으로 하는 프로그램 가능 논리소자.
  9. 제 8 항에 있어서, 상기 프로그램 가능 논리요소(1)는 : 프로그램밍에 의하여 입력단자들로 부터의 입력 신호에 응답하여 임의의 조합적 논리 출력을 발생하기 위한 프로그램 가능 논리회로(2)와 ; 다수개의 D형 플립플롭 회로(3A), (3B)와 ; D입력 단자로의 입력신호들을 선택하기 위하여, 상기 다수개의 플립플립회로(3A), (3B)의 각 D입력단자들에 접속되는 입력 선택기(4A), (4B)들과 ; 상기 플립플롭 회로(3A), (3B)들로 부터의 출력신호나, 상기 프로그램 가능 논리회로(2)로부터의 출력 신호중의 하나를 선택하여 출력하기 위하여, 선택하는 출력 선택기(18A), (18B)를 포함하여 구성되는 것을 특징으로 하는 프로그램 가능 논리소자.
  10. 제 8 항에 있어서, 인접한 프로그램 가능 로직 요소의 N번째 플립플롭 회로의 비반전 출력신호(Q) 및 반전 출력신호
    Figure kpo00006
    는, 다른 인접한 프로그램 가능 논리요소의 첫번째 플립플롭 회로의 입력신호 선택수단에 직접 접속되는 것을 특징으로 하는 프로그램 가능 논리소자.
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